JP2909126B2 - Memory controller - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、レーザプリンタ等タイナミック・ランダム
・アクセス・メモリを使用した機器において適用される
メモリ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a memory control device applied to a device using a dynamic random access memory such as a laser printer.
［従来の技術］ 例えばレーザプリンタには第５図に示すメモリ制御装
置が使用されている。このメモリ制御装置は、マイクロ
・プロセッサ１、ROM（読出し専用メモリ）２、ホスト
から送られてくる印字データ（印字される文字のコー
ド、プリンタコントロールの為のコード等）を受信する
受信回路３、他の機器とでデータ通信を行う通信回路
４、印字部へ画像データを出力する画像データ出力回路
５、ダイナミックRAM（ランダム・アクセス・メモリ）
６を制御するダイナミックRAMコントロール回路７で構
成されている。ダイナミックRAMコントロール回路７は
ダイナミックRAM6を正常に動作させるために、アドレス
の分割入力やリフレッシュのためRAS（ラス信号）、CAS
（カス信号）、WE（ライトイネーブル信号）などの信号
タイミングを制御するようになっている。[Prior Art] For example, a memory control device shown in FIG. 5 is used in a laser printer. The memory control device includes a microprocessor 1, a ROM (read only memory) 2, a receiving circuit 3 for receiving print data (character codes to be printed, codes for printer control, etc.) sent from the host, A communication circuit 4 for performing data communication with other devices, an image data output circuit 5 for outputting image data to a printing unit, a dynamic RAM (random access memory)
6 is configured by a dynamic RAM control circuit 7 that controls the control circuit 6. The dynamic RAM control circuit 7 performs RAS (las signal), CAS for divided input of address and refresh for operating the dynamic RAM 6 normally.
(Cas signal), WE (write enable signal), and other signal timings are controlled.
前記マイクロ・プロセッサ１、ROM2、受信回路３、通
信回路４、画像データ出力回路５、ダイナミックRAMコ
ントロール回路７は互いにシステムデータバス８によっ
て接続されている。The microprocessor 1, the ROM 2, the receiving circuit 3, the communication circuit 4, the image data output circuit 5, and the dynamic RAM control circuit 7 are connected to each other by a system data bus 8.
受信回路３で受信された印字データは必ず一度ダイナ
ミックRAM6に書き込まれるが、その書き込み制御は以下
の通り行われていた。The print data received by the receiving circuit 3 is always written to the dynamic RAM 6 once, and the writing control is performed as follows.
受信回路３は印字データの読み込みが終了するとマイ
クロ・プロセッサ１に対して割り込み要求を発生する。When the reading of the print data is completed, the receiving circuit 3 issues an interrupt request to the microprocessor 1.
マイクロ・プロセッサ１は割り込み要求を受け取る
と、それまで実行していたルーチンの状態（すなわち、
レジスタに記憶されているデータ、実行されているタス
クのステータスなど）をダイナミックRAM6上に待避し、
その後割り込み処理ルーチンに制御を移す。（割り込み
前処理） 割り込み処理ルーチンにおいてマイクロ・プロセッサ
１は、まず受信回路３から受信したデータの読み込みを
行い、その後そのデータを記憶すべきアドレスを算出
し、ダイナミックRAM6に対して書き込みを行う。When the microprocessor 1 receives the interrupt request, the state of the routine that has been executing up to that point (ie,
Save the data stored in the register, the status of the task being executed, etc.) on the dynamic RAM 6,
Thereafter, control is transferred to an interrupt processing routine. (Pre-Interrupt Processing) In the interrupt processing routine, the microprocessor 1 first reads data received from the receiving circuit 3, calculates an address where the data is to be stored, and writes the address to the dynamic RAM 6.
割り込み処理ルーチンが終了すると、マイクロ・プロ
セッサ１は、以前実行していたルーチンの状態を再びダ
イナミックRAM6から戻しそのルーチンに制御を移す。When the interrupt processing routine is completed, the microprocessor 1 returns the state of the previously executed routine from the dynamic RAM 6 again and transfers control to the routine.
このように従来では受信回路３はダイナミックRAM6に
対して何等能動的な動作を行わず、受信回路３とダイナ
ミックRAM6とのデータ転送はすべてマイクロ・プロセッ
サ１により行われていた。As described above, conventionally, the receiving circuit 3 does not perform any active operation on the dynamic RAM 6, and all data transfer between the receiving circuit 3 and the dynamic RAM 6 is performed by the microprocessor 1.
また従来ではダイナミックRAMコントロール回路７の
入出力チャネルが１チャネルのみなので、システムデー
タバス８の使用権を持つ回路ブロック、すなわちマイク
ロ・プロセッサ１のみがダイナミックRAM6をアクセスで
きるようになっていた。Conventionally, since the dynamic RAM control circuit 7 has only one input / output channel, only the circuit block having the right to use the system data bus 8, that is, the microprocessor 1, can access the dynamic RAM 6.
そして従来のダイナミックRAMコントロール回路７
は、シングルモード（すなわち、リードサイクル、アー
リライトサイクル・ディレイドライトサイクル・リード
モディファイライトサイクル等、１サイクルのアクセス
で１ワードの読み出し又は書き込み、またはその両方を
行うモード）のみ実行可能なので、連続したアドレスに
対する書き込みもシングルモードの繰り返しを実行する
ことになる。And the conventional dynamic RAM control circuit 7
Can be executed only in a single mode (that is, a mode in which one word is read or written, or both in one cycle, such as a read cycle, an early write cycle, a delayed write cycle, and a read modify write cycle). Writing to an address also executes single mode repetition.
従ってデータＸ及びデータＹをダイナミックRAM6に書
き込む場合には第６図に示すタイミングとなる。すなわ
ち各データの書き込み毎にプリチャージ時間が介在する
ことになる。Therefore, when data X and data Y are written to the dynamic RAM 6, the timing shown in FIG. 6 is reached. That is, the precharge time is interposed every time each data is written.
第７図はマイクロ・プロセッサ１による処理Ａと、受
信回路３による印字データX,Yの受信処理が同時進行し
た場合のマイクロ・プロセッサ１の処理、受信回路３の
処理及びダイナミックRAM6の使用状況を示している。FIG. 7 shows the processing of the microprocessor 1, the processing of the receiving circuit 3, and the use status of the dynamic RAM 6 when the processing A by the microprocessor 1 and the receiving processing of the print data X and Y by the receiving circuit 3 proceed simultaneously. Is shown.
例えばマイクロ・プロセッサ１による処理Ａと受信回
路３によるデータＸの受信が同時に始まったと想定する
と、データＸの受信に必要な一定時間中マイクロ・プロ
セッサ１は処理Ａの為ダイナミックRAM6を使用する。For example, assuming that the processing A by the microprocessor 1 and the reception of the data X by the receiving circuit 3 start at the same time, the microprocessor 1 uses the dynamic RAM 6 for the processing A for a certain period of time required for the reception of the data X.
そしてデータＸの受信が終了すると受信回路３からマ
イクロ・プロセッサ１に割り込み要求が発生する。割り
込み要求を受け取るとマイクロ・プロセッサ１は受信回
路３が受信したデータＸを、割り込み前処理、読出し、
書き込みの各処理、割り込み後処理を順次行ってダイナ
ミックRAM6に書き込む。When the reception of the data X is completed, an interrupt request is generated from the receiving circuit 3 to the microprocessor 1. Upon receiving the interrupt request, the microprocessor 1 processes the data X received by the receiving circuit 3 before the interrupt, reads out the data X,
Each processing of writing and post-interruption processing are sequentially performed and written to the dynamic RAM 6.
受信回路３はマイクロ・プロセッサ１による受信デー
タＸの読出しの終了と同時に動作可能となり次のデータ
Ｙの受信を開始する。The receiving circuit 3 becomes operable simultaneously with the termination of the reading of the received data X by the microprocessor 1 and starts receiving the next data Y.
さらにデータＹの受信が終了すると、受信回路３から
マイクロ・プロセッサ１に割り込み要求が発生する。し
かしこの時点ではマイクロ・プロセッサ１はまだ割り込
み後処理の最中であるためすぐには次の割り込み処理ル
ーチンを開始できない。Further, when the reception of the data Y is completed, an interrupt request is generated from the receiving circuit 3 to the microprocessor 1. However, at this point, the microprocessor 1 cannot start the next interrupt processing routine immediately because the post-interrupt processing is still in progress.
その後割り込み要求が受け付けられると、マイクロ・
プロセッサ１は受信回路３が受信したデータＹを、割り
込み前処理、読出し、書き込みの各処理、割り込み後処
理を順次行ってダイナミックRAM6に書き込む。After that, when an interrupt request is accepted,
The processor 1 writes the data Y received by the receiving circuit 3 into the dynamic RAM 6 by sequentially performing pre-interruption processing, reading and writing processing, and post-interruption processing.
受信データＸ、Ｙに関する割り込み処理が全て終了す
ると、中断していた処理Ａの残りが実行される。When all of the interrupt processes related to the received data X and Y are completed, the rest of the interrupted process A is executed.
［発明が解決しようとする課題］ このように従来のメモリ制御装置では割り込み処理の
オーバヘッドが大きく、またシングルモードのみでダイ
ナミックRAMのアクセスを行うため、処理速度が遅く、
またアクセスを開始するまでの待ち時間が長く処理効率
が低い問題があった。[Problems to be Solved by the Invention] As described above, in the conventional memory control device, the overhead of interrupt processing is large, and since the dynamic RAM is accessed only in the single mode, the processing speed is low.
There is also a problem that the waiting time until the start of access is long and the processing efficiency is low.
そこで本発明は、処理速度及び処理効率を向上できる
メモリ制御装置を提供しようとするものである。Therefore, an object of the present invention is to provide a memory control device capable of improving processing speed and processing efficiency.
［課題を解決するための手段］ 請求項（１）対応の発明は、ダイナミック・ランダム
・アクセス・メモリと、複数の入出力チャネルを有し、
メモリへのラス信号、カス信号、ライトイネーブル信号
等の信号タイミングを制御しメモリをアクセス制御する
ダイナミック・ランダム・アクセス・メモリコントロー
ル回路と、このダイナミック・ランダム・アクセス・メ
モリコントロール回路の全ての入出力チャネルあるいは
一部の入出力チャネルに対してそれぞれ設けられた複数
ワード構成の複数の一時記憶用メモリと、この各一時記
憶用メモリの１つをシステムデータバスを介して制御し
データの書込み、読出しを行うマイクロ・プロセッサ
と、残りの一時記憶用メモリに対してデータの書込みあ
るいは読出し又はその両方を行う回路ブロックからな
り、ダイナミック・ランダム・アクセス・メモリコント
ロール回路は、予め設定された優先順位に基づいて各入
出力チャネルからのアクセス要求を順次実行するととも
に、残りの一時記憶用メモリを設けた入出力チャネルの
アクセス要求の実行をその一時記憶用メモリに予め設定
された複数のデータが揃ったときページモードで行うも
のである。[Means for Solving the Problems] The invention according to claim (1) has a dynamic random access memory and a plurality of input / output channels,
A dynamic random access memory control circuit that controls access to the memory by controlling signal timing of a lath signal, a cas signal, a write enable signal, etc. to the memory, and all inputs and outputs of the dynamic random access memory control circuit A plurality of temporary storage memories having a plurality of words each provided for a channel or some input / output channels, and controlling one of the temporary storage memories via a system data bus to write and read data And a circuit block for writing and / or reading data to and from the rest of the temporary storage memory. The dynamic random access memory control circuit is configured based on a preset priority. From each input / output channel. Access requests for the input / output channels provided with the remaining temporary storage memories are executed in the page mode when a plurality of preset data are prepared in the temporary storage memories. .
請求項（２）対応の発明は、請求項（１）対応の発明
においてさらにダイナミック・ランダム・アクセス・メ
モリコントロール回路が一時記憶用メモリを設けた入出
力チャネルのアクセス要求をページモードで実行すると
きのその一時記憶用メモリにおける必要データ数をマイ
クロ・プロセッサにより設定自在としたものである。According to a second aspect of the present invention, in the first aspect, the dynamic random access memory control circuit executes an access request of an input / output channel provided with a temporary storage memory in a page mode. The number of required data in the temporary storage memory can be freely set by a microprocessor.
請求項（３）対応の発明は、ダイナミック・ランダム
・アクセス・メモリコントロール回路は、予め設定され
た優先順位に基づいて各入出力チャネルからのアクセス
要求を順次実行するとともに、残りの一時記憶用メモリ
を設けた入出力チャネルのアクセス要求の実行をその一
時記憶用メモリに複数のデータが揃っているときにはペ
ージモードで行い、かつその一時記憶用メモリに１つの
データしかないときにはシングルモードで行うものであ
る。According to a third aspect of the present invention, the dynamic random access memory control circuit sequentially executes access requests from the respective input / output channels based on a preset priority, and stores the remaining temporary storage memory. The execution of the access request of the input / output channel provided with is performed in the page mode when the temporary storage memory has a plurality of data, and is performed in the single mode when the temporary storage memory has only one data. is there.
請求項（４）対応の発明は、請求項（３）対応の発明
においてダイナミック・ランダム・アクセス・メモリコ
ントロール回路は、残りの一時記憶用メモリに複数のデ
ータが格納され、かつその各データが書き込まれるべき
アドレスがダイナミック・ランダム・アクセス・メモリ
上の同一ページ内にあるときページモードでアクセス要
求の実行を行うものである。According to a fourth aspect of the present invention, in the third aspect of the present invention, the dynamic random access memory control circuit stores a plurality of data in the remaining temporary storage memory and writes each data. When the address to be assigned is within the same page on the dynamic random access memory, the access request is executed in the page mode.
［作用］ 請求項（１）対応の発明においては、マイクロ・プロ
セッサや回路ブロックからのダイナミック・ランダム・
アクセス・メモリコントロール回路に対するアクセス要
求はそれぞれ異なる入出力チャネルを使用して行われ
る。そしてマイクロ・プロセッサや回路ブロックからの
データはそれぞれ対応するチャネルの一時記憶用メモリ
に記憶される。[Action] In the invention corresponding to claim (1), a dynamic random access signal from a microprocessor or a circuit block is provided.
Access requests to the access / memory control circuit are made using different input / output channels. The data from the microprocessor and the circuit block is stored in the temporary storage memory of the corresponding channel.
ダイナミック・ランダム・アクセス・メモリコントロ
ール回路は各入出力チャネルからのダイナミック・ラン
ダム・アクセス・メモリに対するアクセス要求を予め設
定された優先順位に基づいて順次実行し、そのアクセス
要求の実行は対応するチャネルの一時記憶用メモリに記
憶されるデータが予め設定された複数のデータ数になっ
たときページモードで行う。The dynamic random access memory control circuit sequentially executes an access request to the dynamic random access memory from each input / output channel based on a preset priority, and executes the access request in accordance with the corresponding channel. This operation is performed in the page mode when the number of data stored in the temporary storage memory reaches a predetermined number of data.
従って回路ブロックからダイナミック・ランダム・ア
クセス・メモリへのデータ転送はマイクロ・プロセッサ
を介さずに行うことができ割り込み処理のオーバヘッド
は発生しない。またマイクロ・プロセッサや回路ブロッ
クの並列動作が可能となり、かつアクセス要求の実行を
ページモードで行うので処理速度を向上できる。Therefore, the data transfer from the circuit block to the dynamic random access memory can be performed without the intervention of the microprocessor, and the overhead of the interrupt processing does not occur. Further, the microprocessor and the circuit block can be operated in parallel, and the access request is executed in the page mode, so that the processing speed can be improved.
また請求項（２）対応の発明においては、ページモー
ドを実行するときの一時記憶用メモリにおけるデータの
格納数をマイクロ・プロセッサにより任意に設定でき
る。In the invention according to claim (2), the number of data stored in the temporary storage memory when executing the page mode can be arbitrarily set by the microprocessor.
また請求項（３）対応の発明においては、アクセス要
求の実行時対応する一時記憶用メモリに記憶されている
データ数が複数のときにはアクセスをページモードで行
い、データ数が１つのときにはアクセスをシングルモー
ドで行う。In the invention according to claim (3), when the number of data stored in the temporary storage memory corresponding to the execution of the access request is plural, the access is performed in the page mode, and when the number of data is one, the access is performed in a single mode. Mode.
さらに請求項（４）対応の発明においては、一時記憶
用メモリに格納されている複数のデータが書き込まれる
べきアドレスがダイナミック・ランダム・アクセス・メ
モリ上の同一ページ内にあるときにページモードでアク
セスすることになる。In the invention according to claim (4), when an address to which a plurality of data stored in the temporary storage memory is to be written is within the same page in the dynamic random access memory, access is made in the page mode. Will do.
［実施例］ 以下、本発明の一実施例を図面を参照して説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図に示すようにマイクロプロセッサ11、ROM（読
出し専用メモリ）12、ホストから送られてくる印字デー
タ（印字される文字のコード、プリンタコントロールの
為のコード等）を受信する受信回路13、他の機器とでデ
ータ通信を行う通信回路14、レーザプリンタの印字部へ
画像データを出力する画像データ出力回路15、ダイナミ
ックRAM（ランダム・アクセス・メモリ）16を制御する
ダイナミックRAMコントロール回路17をそれぞれ設けて
いる。なお、前記受信回路13、通信回路14及び画像デー
タ出力回路15はそれぞれ回路ブロックを構成している。As shown in FIG. 1, a microprocessor 11, a ROM (read only memory) 12, a receiving circuit 13 for receiving print data (codes of characters to be printed, codes for printer control, etc.) sent from the host, A communication circuit 14 for performing data communication with other devices, an image data output circuit 15 for outputting image data to a printing unit of a laser printer, and a dynamic RAM control circuit 17 for controlling a dynamic RAM (random access memory) 16 Provided. The receiving circuit 13, the communication circuit 14, and the image data output circuit 15 each constitute a circuit block.
前記ダイナミックRAMコントロール回路17はダイナミ
ックRAM16を正常に動作させるために、アドレスの分割
入力やリフレッシュのためRAS（ラス信号）、CAS（カス
信号）、WE（ライトイネーブル信号）などの信号タイミ
ングを制御するようになっている。The dynamic RAM control circuit 17 controls signal timing such as RAS (las signal), CAS (cas signal), WE (write enable signal) for address division input and refresh in order to operate the dynamic RAM 16 normally. It has become.
前記ダイナミックRAMコントロール回路17は例えば４
本の入出力チャネルCH1,CH2,CH3,CH4を設け、入出力チ
ャネルCH1には前記マイクロ・プロセッサ11及びROM12が
接続されているシステムデータバス18が４ワード構成の
一時記憶用メモリ19を介して接続され、また入出力チャ
ネルCH2には前記受信回路13が接続されているデータバ
ス20が２ワード構成の一時記憶用メモリ21を介して接続
され、また入出力チャネルCH3には前記通信回路14が接
続されているデータバス22が１ワード構成の一時記憶用
メモリ23を介して接続され、さらに入出力チャネルCH4
には前記画像データ出力回路15が接続されているデータ
バス24が直接接続されている。The dynamic RAM control circuit 17 is, for example, 4
The input / output channels CH 1 , CH 2 , CH 3 , and CH 4 are provided, and the input / output channel CH 1 has a system data bus 18 to which the microprocessor 11 and the ROM 12 are connected for temporary storage of a 4-word configuration. are connected via a memory 19 and data bus 20 to the receiving circuit 13 is connected is connected via a temporary storage memory 21 for 2 word structure is the input-output channel CH 2, also output channel CH 3 data bus 22 by the communication circuit 14 is connected is connected via a temporary storage memory 23 of 1 word structure to further input and output channel CH 4
Is directly connected to a data bus 24 to which the image data output circuit 15 is connected.
前記ダイナミックRAMコントロール回路17は予め設定
された優先順位に基づいて各チャネルCH1〜CH4からのア
クセス要求を順次実行するようになっている。また前記
ダイナミックRAMコントロール回路17は受信回路13とデ
ータバス20を介して接続された一時記憶用メモリ21に２
ワードのデータが記憶されたときその一時記憶用メモリ
21のデータをダイナミックRAM16に対してページモー
ド、例えば高速ページモードでアクセスするように設定
されている。The dynamic RAM control circuit 17 is adapted to sequentially execute the access request from the channel CH 1 to CH 4 on the basis of the set priorities in advance. Further, the dynamic RAM control circuit 17 stores the data in the temporary storage memory 21 connected to the receiving circuit 13 via the data bus 20.
When word data is stored, its temporary storage memory
21 data is set to access the dynamic RAM 16 in a page mode, for example, a high-speed page mode.
なお、ページモードとしては、高速ページモードのほ
か、スタティックカラムモード、ニブルモード等があ
り、このモードは１サイクルのアクセスで複数ワードの
読出し、又は書込み、又はその両方を行うモードであ
る。The page mode includes a high-speed page mode, a static column mode, a nibble mode, and the like. In this mode, a plurality of words are read and / or written in one cycle of access.
前記マイクロ・プロセッサ11は第２図に示すように前
記ダイナミックRAMコントロール回路17に対して自己も
含めて各回路ブロック、すなわちマイクロ・プロセッサ
11、受信回路13、通信回路14及び画像データ出力回路15
の優先順位を設定制御し、さらに一時記憶用メモリ21の
データをページモードでアクセスする場合の必要データ
数を設定制御してから処理Ａを開始するようになってい
る。なお、マイクロ・プロセッサ11が使用するチャネル
CH1は最も優先順位が高く設定されている。As shown in FIG. 2, the microprocessor 11 includes various circuit blocks, including its own, for the dynamic RAM control circuit 17, that is, the microprocessor.
11, receiving circuit 13, communication circuit 14, and image data output circuit 15
The processing A is started after setting and controlling the priority order of the data, and setting and controlling the required number of data when accessing the data in the temporary storage memory 21 in the page mode. The channel used by the microprocessor 11
CH 1 has the highest priority.
このような構成の本実施例において、例えばマイクロ
・プロセッサ11による処理Ａと受信回路13による印字デ
ータX,Yの受信処理が同時進行した場合について述べる
と、先ず受信回路13がデータＸの受信に必要な一定時間
中マイクロ・プロセッサ11は処理Ａの為ダイナミックRA
M16を使用する。In the present embodiment having such a configuration, for example, the case where the processing A by the microprocessor 11 and the reception processing of the print data X and Y by the reception circuit 13 proceed simultaneously will be described. During a required period of time, the microprocessor 11 performs dynamic RA for processing A.
Use M16.
そしてデータＸの受信が終了すると受信回路13はデー
タバス20を介して一時記憶用メモリ21にデータＸの書き
込みを行う。そしてデータＸの書き込みが終了すると次
のデータＹの受信を開始する。When the reception of the data X is completed, the receiving circuit 13 writes the data X into the temporary storage memory 21 via the data bus 20. When the writing of the data X is completed, the reception of the next data Y is started.
このときマイクロ・プロセッサ11による処理Ａの優先
順位が高いためダイナミックRAM16に対するデータＸの
書き込みは行われない。At this time, since the priority of the processing A by the microprocessor 11 is high, the writing of the data X to the dynamic RAM 16 is not performed.
そしてデータＹの受信が終了すると、受信回路13はデ
ータバス20を介して一時記憶用メモリ21にデータＹの書
き込みを行う。When the reception of the data Y is completed, the receiving circuit 13 writes the data Y into the temporary storage memory 21 via the data bus 20.
こうして一時記憶用メモリ21には２ワードのデータが
記憶されることになる。In this way, two words of data are stored in the temporary storage memory 21.
この状態で優先的に実行されていた処理Ａが終了する
と、ダイナミックRAMコントロール回路17はチャネルCH2
に接続されている一時記憶用メモリ21に２ワードのデー
タが記憶されていることを判断して高速ページモードに
よりダイナミックRAM16に対して書き込みを行う。When the process A, which has been preferentially executed in this state, ends, the dynamic RAM control circuit 17 sets the channel CH 2
It is determined that two words of data are stored in the temporary storage memory 21 connected to the dynamic RAM 16 in the high-speed page mode.
このときのマイクロ・プロセッサ11による処理Ａ、受
信回路３による処理及びダイナミックRAM16の使用状況
を示せば第３図に示すようになる。FIG. 3 shows the processing A by the microprocessor 11, the processing by the receiving circuit 3, and the use status of the dynamic RAM 16 at this time.
またダイナミックRAMコントロール回路17による高速
ページモードでのダイナミックRAM16に対する書き込み
制御をタイミング図で示せば第４図に示すようになる。
すなわちデータＸとデータＹの書き込みを行った後に１
回のプリチャージを行えばよい。FIG. 4 is a timing chart showing how the dynamic RAM control circuit 17 controls writing to the dynamic RAM 16 in the high-speed page mode.
That is, after writing data X and data Y, 1
What is necessary is just to perform the precharge of times.
このように受信回路13が受信したデータX,Yをマイク
ロ・プロセッサ11を使用せずにダイナミックRAMコント
ロール回路17に転送することができる。従って割り込み
処理が不要となりそれによる待ち時間は発生しない。Thus, the data X, Y received by the receiving circuit 13 can be transferred to the dynamic RAM control circuit 17 without using the microprocessor 11. Accordingly, no interrupt processing is required, and no waiting time is generated.
しかも受信回路13がデータを受信し一時記憶用メモリ
21に書き込んでいる間マイクロ・プロセッサ11は処理Ａ
を平行して実行することができる。そして一時記憶用メ
モリ21に２ワードのデータが記憶され、マイクロ・プロ
セッサ11による処理Ａが終了すると直ちにダイナミック
RAMコントロール回路17によって一時記憶用メモリ21の
データが高速ページモードでダイナミックRAM16に書き
込まれる。In addition, the receiving circuit 13 receives the data and the memory for temporary storage
While writing to 21, the microprocessor 11
Can be performed in parallel. Then, two words of data are stored in the temporary storage memory 21, and immediately after the processing A by the microprocessor 11, the dynamic
The data in the temporary storage memory 21 is written to the dynamic RAM 16 in the high-speed page mode by the RAM control circuit 17.
従って処理速度を向上できるとともに処理効率を向上
できる。Therefore, the processing speed can be improved and the processing efficiency can be improved.
なお、本実施例は受信回路13が受信するデータが常に
複数個であるようなデータの多重処理において極めて有
効となる。Note that the present embodiment is extremely effective in multiplexing data in which the receiving circuit 13 always receives a plurality of data.
なお、前記実施例ではダイナミックRAMコントロール
回路17において優先順位の高いマイクロ・プロセッサ11
による処理Ａが終了したときに一時記憶用メモリ21に２
ワードのデータが記憶されていればそのデータをダイナ
ミックRAM16に対して高速ページモードで書き込むよう
にしたが必ずしもこれに限定されるものではなく、受信
回路13が受信するデータが１個の場合のようにデータの
単発処理が比較的多い場合には以下のデータ処理を行え
ばよい。In the above-described embodiment, the microprocessor 11 having a higher priority in the dynamic RAM control circuit 17 is used.
When the processing A is completed, the temporary storage memory 21
If the word data is stored, the data is written to the dynamic RAM 16 in the high-speed page mode. However, the present invention is not limited to this, and the data is received by the receiving circuit 13 as in the case of one data. If there is a relatively large number of single data processing, the following data processing may be performed.
すなわちダイナミックRAMコントロール回路として優
先順位の高いマイクロ・プロセッサ11による処理Ａが終
了したときに一時記憶用メモリ21に記憶されているデー
タ数を判断し、データ数が複数でかつその各データが書
き込まれるアドレスがダイナミックRAM16上の同一ペー
ジ内にあるときにはそのデータをダイナミックRAM16に
対して高速ページモードで書き込み、またデータ数が１
つのときにはそのデータをダイナミックRAM16に対して
シングルページモードで書き込むようにする。That is, when the processing A by the microprocessor 11 having a higher priority as the dynamic RAM control circuit is completed, the number of data stored in the temporary storage memory 21 is determined, and the number of data is plural and each data is written. When the address is within the same page on the dynamic RAM 16, the data is written to the dynamic RAM 16 in the high-speed page mode.
In such a case, the data is written to the dynamic RAM 16 in the single page mode.
このようにすれば、マイクロ・プロセッサ11による処
理Ａが終了したときに一時記憶用メモリ21に１つのデー
タしか記憶されていない場合でもダイナミックRAM16に
対するアクセスを直ちに実行できるので、データの多重
処理と単発処理が混在し、かつ単発処理が比較的多い場
合には極めて有効となる。With this configuration, even when only one data is stored in the temporary storage memory 21 when the processing A by the microprocessor 11 is completed, the access to the dynamic RAM 16 can be executed immediately. This is extremely effective when processing is mixed and single processing is relatively large.
また前記実施例では受信回路13に対応した一時記憶用
メモリ21を２ワード構成とし、通信回路14に対応した一
時記憶用メモリ23を１ワード構成とし、高速ページモー
ドでアクセスする場合の必要データ数の設定を一時記憶
用メモリ21が接続されたチャネルCH2に対して行った
が、例えば通信回路14に対応した一時記憶用メモリ23も
複数ワード構成とし、高速ページモードでアクセスする
場合の必要データ数の設定を一時記憶用メモリ21が接続
されたチャネルCH2に対して行うか一時記憶用メモリ23
が接続されたチャネルCH3に対して行うかをマイクロ・
プロセッサ11からの指令によって変更できるようにして
もよい。In the above embodiment, the temporary storage memory 21 corresponding to the receiving circuit 13 has a two-word configuration, and the temporary storage memory 23 corresponding to the communication circuit 14 has a one-word configuration. necessary data for temporary storage memory 21 the setting of has been made for the connected channel CH 2, for example, a communication circuit 14 for temporary storage memory 23 corresponding to the even and multiple word structure, to be accessed at a high speed page mode The setting of the number is performed for the channel CH 2 to which the temporary storage memory 21 is connected or the temporary storage memory 23
Micro but if performed on the connected channel CH 3
The setting may be changed by a command from the processor 11.
［発明の効果］ 以上詳述したように本発明によれば、処理速度及び処
理効率を向上できるメモリ制御装置を提供できるもので
ある。[Effects of the Invention] As described in detail above, according to the present invention, it is possible to provide a memory control device capable of improving processing speed and processing efficiency.
第１図乃至第４図は本発明の一実施例を示すもので、第
１図はブロック図、第２図はマイクロ・プロセッサによ
る要部処理を示す流れ図、第３図はマイクロ・プロセッ
サによる処理、受信回路による処理及びダイナミックRA
Mの処理の手順を示す図、第４図は高速ページモードに
よるダイナミックRAMに対するデータ書き込みタイミン
グを示す図、第５図乃至第７図は従来例を示すもので、
第５図はブロック図、第６図はシングルモードによるダ
イナミックRAMに対するデータ書き込みタイミングを示
す図、第７図はマイクロ・プロセッサによる処理、受信
回路による処理及びダイナミックRAMの処理の手順を示
す図である。 11……マイクロ・プロセッサ１、13……受信回路（回路
ブロック）、16……ダイナミックRAM、17……ダイナミ
ックRAMコントロール回路、19,21,23……一時記憶用メ
モリ。FIGS. 1 to 4 show an embodiment of the present invention. FIG. 1 is a block diagram, FIG. 2 is a flow chart showing main processing by a microprocessor, and FIG. 3 is processing by a microprocessor. , Receiving circuit processing and dynamic RA
FIG. 4 is a diagram showing a procedure of M processing, FIG. 4 is a diagram showing data write timing in a dynamic RAM in a high-speed page mode, and FIGS.
FIG. 5 is a block diagram, FIG. 6 is a diagram showing the timing of writing data to the dynamic RAM in the single mode, and FIG. 7 is a diagram showing the procedure of processing by the microprocessor, processing by the receiving circuit, and processing of the dynamic RAM. . 11 ... Microprocessor 1, 13 ... Reception circuit (circuit block), 16 ... Dynamic RAM, 17 ... Dynamic RAM control circuit, 19,21,23 ... Temporary storage memory.
Claims (4)
リと、複数の入出力チャネルを有し、前記メモリへのラ
ス信号、カス信号、ライトイネーブル信号等の信号タイ
ミングを制御し前記メモリをアクセス制御するダイナミ
ック・ランダム・アクセス・メモリコントロール回路
と、このダイナミック・ランダム・アクセス・メモリコ
ントロール回路の全ての入出力チャネルあるいは一部の
入出力チャネルに対してそれぞれ設けられた複数ワード
構成の複数の一時記憶用メモリと、この各一時記憶用メ
モリの１つをシステムデータバスを介して制御しデータ
の書込み、読出しを行うマイクロ・プロセッサと、残り
の一時記憶用メモリに対してデータの書込みあるいは読
出し又はその両方を行う回路ブロックからなり、 前記ダイナミック・ランダム・アクセス・メモリコント
ロール回路は、予め設定された優先順位に基づいて各入
出力チャネルからのアクセス要求を順次実行するととも
に、前記残りの一時記憶用メモリを設けた入出力チャネ
ルのアクセス要求の実行をその一時記憶用メモリに予め
設定された複数のデータが揃ったときページモードで行
うことを特徴とするメモリ制御装置。1. A dynamic random access memory having a plurality of input / output channels and controlling access to the memory by controlling signal timing of a ras signal, a cas signal, a write enable signal and the like to the memory. A random access memory control circuit and a plurality of temporary memory memories each having a plurality of words and provided for all or some of the input / output channels of the dynamic random access memory control circuit A microprocessor for controlling one of the memories for temporary storage via a system data bus to write and read data, and a microprocessor for writing and / or reading data to and from the remaining memories for temporary storage. The dynamic lander. The memory access memory control circuit sequentially executes access requests from the respective input / output channels based on a preset priority and executes the access requests of the input / output channels provided with the remaining temporary storage memories. A plurality of preset data in the temporary storage memory are performed in a page mode.
リコントロール回路が一時記憶用メモリを設けた入出力
チャネルのアクセス要求をページモードで実行するとき
のその一時記憶用メモリにおける必要データ数をマイク
ロ・プロセッサにより設定自在としたことを特徴とする
請求項（１）記載のメモリ制御装置。2. A microprocessor according to claim 1, wherein said dynamic random access memory control circuit executes a request for access to an input / output channel provided with a temporary storage memory in a page mode by a microprocessor. 2. The memory control device according to claim 1, wherein the memory control device can be set freely.
リと、複数の入出力チャネルを有し、前記メモリへのラ
ス信号、カス信号、ライトイネーブル信号等の信号タイ
ミングを制御し前記メモリをアクセス制御するダイナミ
ック・ランダム・アクセス・メモリコントロール回路
と、このダイナミック・ランダム・アクセス・メモリコ
ントロール回路の全ての入出力チャネルあるいは一部の
入出力チャネルに対してそれぞれ設けられた複数ワード
構成の複数の一時記憶用メモリと、この各一時記憶用メ
モリの１つをシステムデータバスを介して制御しデータ
の書込み、読出しを行うマイクロ・プロセッサと、残り
の一時記憶用メモリに対してデータの書込みあるいは読
出し又はその両方を行う回路ブロックからなり、 前記ダイナミック・ランダム・アクセス・メモリコント
ロール回路は、予め設定された優先順位に基づいて各入
出力チャネルからのアクセス要求を順次実行するととも
に、前記残りの一時記憶用メモリを設けた入出力チャネ
ルのアクセス要求の実行をその一時記憶用メモリに複数
のデータが揃っているときにはページモードで行い、か
つその一時記憶用メモリに１つのデータしかないときに
はシングルモードで行うことを特徴とするメモリ制御装
置。3. A dynamic random access memory having a plurality of input / output channels, and controlling a signal timing of a ras signal, a cas signal, a write enable signal, and the like to the memory to control access to the memory. A random access memory control circuit and a plurality of temporary memory memories each having a plurality of words and provided for all or some of the input / output channels of the dynamic random access memory control circuit A microprocessor for controlling one of the memories for temporary storage via a system data bus to write and read data, and a microprocessor for writing and / or reading data to and from the remaining memories for temporary storage. The dynamic lander. The memory access memory control circuit sequentially executes access requests from the respective input / output channels based on a preset priority and executes the access requests of the input / output channels provided with the remaining temporary storage memories. Is performed in a page mode when the temporary storage memory has a plurality of data, and in a single mode when the temporary storage memory has only one data.
リコントロール回路は、残りの一時記憶用メモリに複数
のデータが格納され、かつその各データが書き込まれる
べきアドレスがダイナミック・ランダム・アクセス・メ
モリ上の同一ページ内にあるときページモードでアクセ
ス要求の実行を行うことを特徴とする請求項（３）記載
のメモリ制御装置。4. The dynamic random access memory control circuit according to claim 1, wherein a plurality of data are stored in the remaining temporary memory, and an address to which each data is to be written is the same in the dynamic random access memory. 4. The memory control device according to claim 3, wherein the access request is executed in a page mode when the access request is in a page.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056708A JP2909126B2 (en) | 1990-03-09 | 1990-03-09 | Memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056708A JP2909126B2 (en) | 1990-03-09 | 1990-03-09 | Memory controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259491A JPH03259491A (en) | 1991-11-19 |
| JP2909126B2 true JP2909126B2 (en) | 1999-06-23 |
Family
ID=13034979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056708A Expired - Lifetime JP2909126B2 (en) | 1990-03-09 | 1990-03-09 | Memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2909126B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050165737A1 (en) * | 2002-03-18 | 2005-07-28 | Yasuyuki Tomida | Information processing apparatus |
-
1990
- 1990-03-09 JP JP2056708A patent/JP2909126B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03259491A (en) | 1991-11-19 |
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