JPS6257194A - 二重化メモリ装置 - Google Patents
二重化メモリ装置Info
- Publication number
- JPS6257194A JPS6257194A JP60196219A JP19621985A JPS6257194A JP S6257194 A JPS6257194 A JP S6257194A JP 60196219 A JP60196219 A JP 60196219A JP 19621985 A JP19621985 A JP 19621985A JP S6257194 A JPS6257194 A JP S6257194A
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- JP
- Japan
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- memory section
- section
- refreshing
- refresh
- side memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信頼性の高い計算機制御を実現するために
用いられる二重化メモリ装置の制御に関するものである
。
用いられる二重化メモリ装置の制御に関するものである
。
第２図は従来の二重化メモリ装置を示すブロック図であ
り、図において、１ａはマスター側メモリ部、１ｂはス
レーブ側メモリ部、２ａ、２ｂはマスター側メモリ部及
びスレーブ側メモリ部を制御する第１．第２のタイミン
グ発生部、３はクロック計数部、４はクロック計数部の
計数値によりメモリ部へのリフレッシュ要求信号発生部
、５は計算機よりの制御信号、６はバスコントローラユ
ニットよりのクロックである。
り、図において、１ａはマスター側メモリ部、１ｂはス
レーブ側メモリ部、２ａ、２ｂはマスター側メモリ部及
びスレーブ側メモリ部を制御する第１．第２のタイミン
グ発生部、３はクロック計数部、４はクロック計数部の
計数値によりメモリ部へのリフレッシュ要求信号発生部
、５は計算機よりの制御信号、６はバスコントローラユ
ニットよりのクロックである。
次に動作について説明する。工業用計算機等の高信頼性
を要求されるシステムでは、メモリ装置の信頼性を確保
するために、独立してアクセス可能なメモリ部を二重化
している。この二重化メモリ装置においては、リフレッ
シュ動作と競合しない通常の動作の内、計算機よりの読
み出し要求では、制御信号５を経由してマスター側メモ
リ部１ａの第１のタイミング発生部２ａを駆動し、マス
ター側メモリ部１ａを読み出しに行く、マスク−側メそ
り部１ａでエラーが発生するとスレーブ側メモリ部２ｂ
の第２のタイミング発生部２ｂを駆動し、スレーブ側メ
モリ部１ｂを読み出しに行く。他方計算機よりの書き込
み要求ではマスター側のメモリ部１ａとスレーブ側メモ
リ部１ｂに同じデータを書き込むために、第１．第２の
両方のタイミング発生部２ａ、 ２ｂを同時に駆動し
、マスター側及びスレーブ側メモリｌａ、ｌｂに書き込
む。
を要求されるシステムでは、メモリ装置の信頼性を確保
するために、独立してアクセス可能なメモリ部を二重化
している。この二重化メモリ装置においては、リフレッ
シュ動作と競合しない通常の動作の内、計算機よりの読
み出し要求では、制御信号５を経由してマスター側メモ
リ部１ａの第１のタイミング発生部２ａを駆動し、マス
ター側メモリ部１ａを読み出しに行く、マスク−側メそ
り部１ａでエラーが発生するとスレーブ側メモリ部２ｂ
の第２のタイミング発生部２ｂを駆動し、スレーブ側メ
モリ部１ｂを読み出しに行く。他方計算機よりの書き込
み要求ではマスター側のメモリ部１ａとスレーブ側メモ
リ部１ｂに同じデータを書き込むために、第１．第２の
両方のタイミング発生部２ａ、 ２ｂを同時に駆動し
、マスター側及びスレーブ側メモリｌａ、ｌｂに書き込
む。
次にリフレッシュ動作では、バスコントロールユニット
よりのクロック６をクロック計数部３で計数し、規定の
計数値になればリフレ・ノシュ要求信号発生部４よりリ
フレッシュ要求を出し、第１゜第２のタイミング発生部
２ａ、２ｂを同時に駆動し、マスター側メモリ部１ａ、
スレーブ側メモリ部１ｂを同時にリフレッシュする。
よりのクロック６をクロック計数部３で計数し、規定の
計数値になればリフレ・ノシュ要求信号発生部４よりリ
フレッシュ要求を出し、第１゜第２のタイミング発生部
２ａ、２ｂを同時に駆動し、マスター側メモリ部１ａ、
スレーブ側メモリ部１ｂを同時にリフレッシュする。
従来の二重化メモリ装置は以上のように構成されている
ので、リフレッシュ動作中に計算機より読み出し要求が
あった場合、リフレッシュ動作により両方のメモリ系が
駆動中であり、これが終了するまで待たなければ、メモ
リ部をアクセスすることができず、アクセス・タイムが
遅くなるという欠点があった。なお、書き込み要求の場
合は使用法にもよるが一般的には読み出し要求よりきび
しくなく、リフレッシュ動作の終了を待ってメモリ部を
アクセスしても良い場合が多い。
ので、リフレッシュ動作中に計算機より読み出し要求が
あった場合、リフレッシュ動作により両方のメモリ系が
駆動中であり、これが終了するまで待たなければ、メモ
リ部をアクセスすることができず、アクセス・タイムが
遅くなるという欠点があった。なお、書き込み要求の場
合は使用法にもよるが一般的には読み出し要求よりきび
しくなく、リフレッシュ動作の終了を待ってメモリ部を
アクセスしても良い場合が多い。
この発明は上記のような問題点を解消するためになされ
たもので、二重化メモリ装置のリフレッシュ手段を二重
化し、両方のメモリ部へ同時にリッツシュ要求信号が発
生することのないようにすることによって、計算機より
の読み出し要求がリフレッシュ動作と競合しても、どち
らが一方のメモリ部がアクセスできるようにすることで
、読み出し要求時のアクセス・タイムが遅くなったとい
う欠点を除去できる二重化メモリ装置を得ることを目的
とする。
たもので、二重化メモリ装置のリフレッシュ手段を二重
化し、両方のメモリ部へ同時にリッツシュ要求信号が発
生することのないようにすることによって、計算機より
の読み出し要求がリフレッシュ動作と競合しても、どち
らが一方のメモリ部がアクセスできるようにすることで
、読み出し要求時のアクセス・タイムが遅くなったとい
う欠点を除去できる二重化メモリ装置を得ることを目的
とする。
このため、この発明にかかる二重化メモリ装置は前記マ
スター側メモリ部とスレーブ側メモリ部を個々にリフレ
ッシュするための第１．第２リフレッシュ手段と、この
第１．第２リフレッシュ手段によるリフレッシュ動作が
同時に行われないように制御する制御手段とを設け、計
算機の読み出し要求がリフレッシュ動作と競合したとき
リフレッシュされない他方のメモリ部のアクセスを可能
としたことを特徴とするものである。
スター側メモリ部とスレーブ側メモリ部を個々にリフレ
ッシュするための第１．第２リフレッシュ手段と、この
第１．第２リフレッシュ手段によるリフレッシュ動作が
同時に行われないように制御する制御手段とを設け、計
算機の読み出し要求がリフレッシュ動作と競合したとき
リフレッシュされない他方のメモリ部のアクセスを可能
としたことを特徴とするものである。
第１．第２リフレッシュ手段はマスター側メモリ部とス
レーブ側メモリ部を個々にリフレッシュする。この場合
制御手段は第１．第２リフレッシュ手段が出力されるリ
フレッシュ要求信号が同時に発生しないように制御する
。
レーブ側メモリ部を個々にリフレッシュする。この場合
制御手段は第１．第２リフレッシュ手段が出力されるリ
フレッシュ要求信号が同時に発生しないように制御する
。
これにより計算機の読み出し要求がリフレッシュ動作と
競合したときリフレッシュされない他方のメモリ部のア
クセスを可能とすることができる。
競合したときリフレッシュされない他方のメモリ部のア
クセスを可能とすることができる。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明の一実施例を示す二重化メモリ装置の構
成図である。
成図である。
第１図において、ｌａはマスター側メモリ部、１ｂはス
レーブ側メモリ部、２ａ、２ｂはマスター側及びスレー
ブ側メモリ部を制°御する第１．第２のタイミング発生
部、３ａ、３ｂは第１．第２のクロック計数部、４ａ、
４ｂは第１．第２のクロック計数部３．ａ、３ｂの計数
値によりメモリ部への第１．第２のリフレッシュ要求信
号発生部、５は計算機よりの制御信号、６はバスコント
ローラユニットよりのクロックである。
レーブ側メモリ部、２ａ、２ｂはマスター側及びスレー
ブ側メモリ部を制°御する第１．第２のタイミング発生
部、３ａ、３ｂは第１．第２のクロック計数部、４ａ、
４ｂは第１．第２のクロック計数部３．ａ、３ｂの計数
値によりメモリ部への第１．第２のリフレッシュ要求信
号発生部、５は計算機よりの制御信号、６はバスコント
ローラユニットよりのクロックである。
また、７はマスター側メモリ部１ａのリフレッシュ動作
とスレーブ側メモリ部１ｂのりフレッシュ動作が同時に
行われないように制御する制御手段である。
とスレーブ側メモリ部１ｂのりフレッシュ動作が同時に
行われないように制御する制御手段である。
ここにおいて、第１のクロック計数部３ａと第１のリフ
レッシュ要求信号発生部４ａは第１のリフレッシュ手段
８ａを構成し、第２のクロック計数部３ｂと第２のリフ
レッシュ要求信号発生部４ｂは第２のリフレッシュ手段
８ｂを構成している。
レッシュ要求信号発生部４ａは第１のリフレッシュ手段
８ａを構成し、第２のクロック計数部３ｂと第２のリフ
レッシュ要求信号発生部４ｂは第２のリフレッシュ手段
８ｂを構成している。
次に上記のように構成された二重化メモリ装置の動作を
説明する。
説明する。
リフレッシュ動作と競合しない通常の動作の内、計算機
よりの読み出し要求では、制御信号５を経由してマスタ
ー側の第１のタイミング発生部２ａを駆動し、マスター
側メモリ部１ａを読み出しに行く。マスター側メモリ部
１ａでエラーが発生するとスレーブ側の第２のタイミン
グ発生部２ｂを駆動し、スレーブ側メモリ部１ｂを読み
出しに行く。他方計算機よりの書き込み要求では、マス
ター側メモリ部１ａとスレーブ側メモリ部ｉｂに同じデ
ータを書き込むために、第１及び第２の両方のタイミン
グ発生部２ａ、２ｂを同時に駆動し、マスター側及びス
レーブ側メモリ部１．ａ、ｌｂに書き込む。次にリフレ
ッシュ動作では、バスコントロールユニットよりのクロ
ック６を第１．第２のクロック計数部３ａ、３ｂで計数
するのであるが、この時第１．第２のクロック計数部３
ａ。
よりの読み出し要求では、制御信号５を経由してマスタ
ー側の第１のタイミング発生部２ａを駆動し、マスター
側メモリ部１ａを読み出しに行く。マスター側メモリ部
１ａでエラーが発生するとスレーブ側の第２のタイミン
グ発生部２ｂを駆動し、スレーブ側メモリ部１ｂを読み
出しに行く。他方計算機よりの書き込み要求では、マス
ター側メモリ部１ａとスレーブ側メモリ部ｉｂに同じデ
ータを書き込むために、第１及び第２の両方のタイミン
グ発生部２ａ、２ｂを同時に駆動し、マスター側及びス
レーブ側メモリ部１．ａ、ｌｂに書き込む。次にリフレ
ッシュ動作では、バスコントロールユニットよりのクロ
ック６を第１．第２のクロック計数部３ａ、３ｂで計数
するのであるが、この時第１．第２のクロック計数部３
ａ。
３ｂとでは初期値が異なるように電源投入時又は初期設
定時に設定できるように制御手段７で制御することで、
同時にマスター側メモリ部１ａとスレーブ側メモリ部１
ｂに同時にリフレッシュ要求が発生することがないよう
にしておき、規定の計数値になった側から第１のりフレ
ッシュ要求信号発生部４ａ又は第２のリフレッシュ要求
信号発生部４ｂよりリフレッシュ要求を出し、第１のリ
フレッシュ要求信号発生部４ａからであれば第１のタイ
ミング発生部２ａを駆動し、マスター側メモリ部１ａを
リフレッシュする。また第２のりフレッシュ要求信号発
生部４ｂからであれば第２のタイミング発生部２ｂを駆
動し、スレーブ側メモリ部１ｂをリフレッシュする。
定時に設定できるように制御手段７で制御することで、
同時にマスター側メモリ部１ａとスレーブ側メモリ部１
ｂに同時にリフレッシュ要求が発生することがないよう
にしておき、規定の計数値になった側から第１のりフレ
ッシュ要求信号発生部４ａ又は第２のリフレッシュ要求
信号発生部４ｂよりリフレッシュ要求を出し、第１のリ
フレッシュ要求信号発生部４ａからであれば第１のタイ
ミング発生部２ａを駆動し、マスター側メモリ部１ａを
リフレッシュする。また第２のりフレッシュ要求信号発
生部４ｂからであれば第２のタイミング発生部２ｂを駆
動し、スレーブ側メモリ部１ｂをリフレッシュする。
次にリフレッシュ動作と競合した場合の計算機よりの読
み出し要求では、必ずマスター側がスレーブ側のメモリ
部の一方しかりフレッシュ動作を実行していないので、
リフレッシュ動作を実行していない側のメモリ部側を読
み出しに行くようにする。即ち、マスター側メモリ部１
ａがリフレッシュ中ならば、スレーブ側メモリ部１ｂの
第２のタイミング発生部２ｂを駆動し、スレーブ側メモ
リ部１ｂを読み出しに行く。逆にスレーブ側メモリ部１
ｂがリフレッシュ中であればマスター側の第１のタイミ
ング発生部２ａを駆動し、マスター側メモリ部１ａを読
み出しに行く。書き込み要求の場合はマスター側とスレ
ーブ側に同じデータを書き込む必要からリフレッシュ動
作の終了を待って第１．第２のタイミング発生部２ａ、
２ｂを同時に駆動し、マスター側及びスレーブ側メ′モ
リ部Ｉａ、ｌｂに書き込む。
み出し要求では、必ずマスター側がスレーブ側のメモリ
部の一方しかりフレッシュ動作を実行していないので、
リフレッシュ動作を実行していない側のメモリ部側を読
み出しに行くようにする。即ち、マスター側メモリ部１
ａがリフレッシュ中ならば、スレーブ側メモリ部１ｂの
第２のタイミング発生部２ｂを駆動し、スレーブ側メモ
リ部１ｂを読み出しに行く。逆にスレーブ側メモリ部１
ｂがリフレッシュ中であればマスター側の第１のタイミ
ング発生部２ａを駆動し、マスター側メモリ部１ａを読
み出しに行く。書き込み要求の場合はマスター側とスレ
ーブ側に同じデータを書き込む必要からリフレッシュ動
作の終了を待って第１．第２のタイミング発生部２ａ、
２ｂを同時に駆動し、マスター側及びスレーブ側メ′モ
リ部Ｉａ、ｌｂに書き込む。
〔発明の効果〕
以上説明したように、この発明にかがる二重化メモリ装
置によれば、マスター側メモリ部とスレーブ側メモリ部
を個々にリフレッシュするための第１．第２リフレッシ
ュ手段と、この第１．第２リフレッシュ手段によるリフ
レッシュ動作が同時に行われないように制御する制御手
段とを設け、計算機の読み出し要求がリフレッシュ動作
と競合したときリフレッシュされない他方のメモリ部の
アクセスを可能としたので計算機よりの読み出し要求と
リフレッシュ動作が競合した場合でも、アクセス・タイ
ムの遅れを最小限に減らすことができる。
置によれば、マスター側メモリ部とスレーブ側メモリ部
を個々にリフレッシュするための第１．第２リフレッシ
ュ手段と、この第１．第２リフレッシュ手段によるリフ
レッシュ動作が同時に行われないように制御する制御手
段とを設け、計算機の読み出し要求がリフレッシュ動作
と競合したときリフレッシュされない他方のメモリ部の
アクセスを可能としたので計算機よりの読み出し要求と
リフレッシュ動作が競合した場合でも、アクセス・タイ
ムの遅れを最小限に減らすことができる。
第１図はこの発明の一実施例による二重化メモリ装置の
ブロック図、第２図は従来の二重化メモリ装置のブロッ
ク図である。 ７・・・制御手段、８ａ・・・第１のりフレッシュ手段
、８ｂ・・・第２のリフレッシュ手段。 代理人 大 岩 増 雄（ほか２名）第１ 図 手続補正書輸鋤 昭和 年 １月 日 二重化メモリ装置 、３．補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 発明の詳細な説明の旧。 ６、補正の内容 （１）明細書第３頁第２行目「メモリ部２ｂＪとあるの
を「メモリ部１ｂＪと補正する。 （２）同書第４頁第１５行目「遅くなった」とあるのを
「遅くなる」と補正する。 （３）同書第８頁第２０行目乃至９頁第１行目「逆にス
レーブ側メモリ部１ｂがリフレッシュ中であれば」とあ
るのを［ただしマスター側メモリ部１ａがリフレッシュ
中でなければ］と補正する。 （４）同書第９頁第１８行目「可能としたので」とある
のを「可能としたことで」と補正する。 以上
ブロック図、第２図は従来の二重化メモリ装置のブロッ
ク図である。 ７・・・制御手段、８ａ・・・第１のりフレッシュ手段
、８ｂ・・・第２のリフレッシュ手段。 代理人 大 岩 増 雄（ほか２名）第１ 図 手続補正書輸鋤 昭和 年 １月 日 二重化メモリ装置 、３．補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 発明の詳細な説明の旧。 ６、補正の内容 （１）明細書第３頁第２行目「メモリ部２ｂＪとあるの
を「メモリ部１ｂＪと補正する。 （２）同書第４頁第１５行目「遅くなった」とあるのを
「遅くなる」と補正する。 （３）同書第８頁第２０行目乃至９頁第１行目「逆にス
レーブ側メモリ部１ｂがリフレッシュ中であれば」とあ
るのを［ただしマスター側メモリ部１ａがリフレッシュ
中でなければ］と補正する。 （４）同書第９頁第１８行目「可能としたので」とある
のを「可能としたことで」と補正する。 以上
Claims (1)
- 【特許請求の範囲】 独立してアクセス可能なメモリ部をマスター側メモリ部
とスレーブ側メモリ部に二重化し、この両方のメモリ部
を一定時間ごとにリフレッシュする二重化メモリ装置に
おいて、 前記マスター側メモリ部とスレーブ側メモリ部を個々に
リフレッシュするための第１、第２リフレッシュ手段と
、この第１、第２リフレッシュ手段によるリフレッシュ
動作が同時に行われないように制御する制御手段とを設
け、計算機の読み出し要求がリフレッシュ動作と競合し
たときリフレッシュされない他方のメモリ部のアクセス
を可能とした二重化メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196219A JPS6257194A (ja) | 1985-09-05 | 1985-09-05 | 二重化メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196219A JPS6257194A (ja) | 1985-09-05 | 1985-09-05 | 二重化メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257194A true JPS6257194A (ja) | 1987-03-12 |
Family
ID=16354183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196219A Pending JPS6257194A (ja) | 1985-09-05 | 1985-09-05 | 二重化メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257194A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507856A (ja) * | 2000-08-17 | 2004-03-11 | マイクロン・テクノロジー・インコーポレーテッド | ダイナミックランダムアクセスメモリのリフレッシュを隠す方法およびシステム |
| JP2006075457A (ja) * | 2004-09-13 | 2006-03-23 | Daiman:Kk | 遊技機 |
| KR100901404B1 (ko) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 패리티 셀 어레이를 구비한 메모리 회로 |
| JP2012022754A (ja) * | 2010-07-15 | 2012-02-02 | Nec Embedded Products Ltd | フラッシュｒｏｍエミュレータおよびデータ制御方法 |
| JP2015079293A (ja) * | 2013-10-15 | 2015-04-23 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御方法、及び、情報処理装置 |
-
1985
- 1985-09-05 JP JP60196219A patent/JPS6257194A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507856A (ja) * | 2000-08-17 | 2004-03-11 | マイクロン・テクノロジー・インコーポレーテッド | ダイナミックランダムアクセスメモリのリフレッシュを隠す方法およびシステム |
| KR100901404B1 (ko) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 패리티 셀 어레이를 구비한 메모리 회로 |
| JP2006075457A (ja) * | 2004-09-13 | 2006-03-23 | Daiman:Kk | 遊技機 |
| JP2012022754A (ja) * | 2010-07-15 | 2012-02-02 | Nec Embedded Products Ltd | フラッシュｒｏｍエミュレータおよびデータ制御方法 |
| JP2015079293A (ja) * | 2013-10-15 | 2015-04-23 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御方法、及び、情報処理装置 |
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