JP2012022754A - Flash rom emulator and data control method - Google Patents
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Abstract
Description
本発明は、アプリケーションのデバッグ等に用いられるフラッシュＲＯＭエミュレータの技術に関する。 The present invention relates to a technology of a flash ROM emulator used for application debugging or the like.
図６に示すような、ＣＰＵ（Central Processing Unite）・ＶＤＰ（Video Display Processor）２１とバッファ２２とフラッシュＲＯＭ２３とが１つの基板上に配置された構成において、少なくとも１つ以上のフラッシュＲＯＭ２３に格納されるアプリケーション等のデータは、リード要求の場合、バッファを介してＣＰＵ・ＶＤＰ２１等からのチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を受けて、データバス（ＤＴ）からリードされ実行される。これらの一連のやりとりはフラッシュＲＯＭインターフェースにより行われる。
In a configuration in which a CPU (Central Processing Unite) / VDP (Video Display Processor) 21, a buffer 22, and a
フラッシュＲＯＭに格納されるアプリケーション等の開発段階におけるデバッグ等に際しては、フラッシュＲＯＭを内蔵したマイクロコンピュータは所定の構成により基板に実装された状態でフラッシュＲＯＭの内容を書き換える（リード・ライト）ことができる。すなわち、フラッシュＲＯＭを内蔵したマイクロコンピュータは、フラッシュＲＯＭに対してプログラムのリード・ライト処理を行うフラッシュ制御回路と、フラッシュＲＯＭに対するリード・ライト処理用のプログラムが格納されたフラッシュ制御ＲＯＭ等とを備えることにより、フラッシュＲＯＭの書き換え時、ＣＰＵはフラッシュ制御ＲＯＭに格納されたプログラムに従い、フラッシュ制御回路を用いてフラッシュＲＯＭに対するプログラムのリード・ライト処理を行うことができる。
ここで、フラッシュＲＯＭに格納されるアプリケーション等の開発段階におけるデバッグ等の作業中には頻繁にフラッシュＲＯＭの書き換えが発生するので、アプリケーションのデバッグ効率を上げるために、フラッシュＲＯＭの書き換えを短時間（高アクセス速度）で行いたいという要望がある。
When debugging an application stored in the flash ROM at the development stage, the microcomputer incorporating the flash ROM can rewrite (read / write) the contents of the flash ROM while being mounted on the board with a predetermined configuration. . That is, a microcomputer incorporating a flash ROM includes a flash control circuit that performs read / write processing of programs on the flash ROM, a flash control ROM that stores a program for read / write processing on the flash ROM, and the like. Thus, when the flash ROM is rewritten, the CPU can read / write the program to the flash ROM using the flash control circuit in accordance with the program stored in the flash control ROM.
Here, since the flash ROM is frequently rewritten during the debugging of the application stored in the flash ROM in the development stage, the flash ROM can be rewritten in a short time (to increase the debugging efficiency of the application). There is a desire to perform at high access speed.
そこで、フラッシュＲＯＭの替わりに、フラッシュＲＯＭエミュレータとして、フラッシュＲＯＭよりアクセス速度が速い疑似ＳＲＡＭ（ＰＳＲＡＭ：ハードウェアによって実装されるエミュレータ）を使用することが提案されている。
その場合の構成を図７に示す。図７では、ＣＰＵ・ＶＤＰ３１とバッファ・セレクタ３２と疑似ＳＲＡＭ３３とが開発用の専用の１つの基板上に配置され、所定のＣＰＵ３５が他の基板上に配置され、外部にデバッグ等の作業を行うＰＣ（Personal Computer）３４が設けられている。
Therefore, it has been proposed to use a pseudo SRAM (PSRAM: emulator implemented by hardware), which has a higher access speed than the flash ROM, instead of the flash ROM.
The configuration in that case is shown in FIG. In FIG. 7, the CPU / VDP 31, the buffer selector 32, and the pseudo SRAM 33 are arranged on one development-dedicated board, and the predetermined CPU 35 is arranged on another board to perform debugging and the like outside. A PC (Personal Computer) 34 is provided.
ＣＰＵ・ＶＤＰ３１〜バッファ・セレクタ３２〜疑似ＳＲＡＭ３３
図７に示すような構成において、少なくとも１つ以上の疑似ＳＲＡＭ３３に格納されるアプリケーション等のデータは、リード要求の場合、バッファ・セレクタ３２を介してＣＰＵ・ＶＤＰ３１等からのチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を受けて、データバス（ＤＴ）を経由してリードされる。これらの一連のやりとりは上記のフラッシュＲＯＭインターフェースと同一のインターフェースであるＳＲＡＭインターフェースにより行われる。
CPU / VDP 31 to buffer selector 32 to pseudo SRAM 33
In the configuration shown in FIG. 7, data such as an application stored in at least one pseudo SRAM 33 is read from the CPU / VDP 31 or the like via the buffer / selector 32 in the case of a read request. In response to a command such as an address (AD) / read (RD), it is read via a data bus (DT). A series of these exchanges is performed by an SRAM interface which is the same interface as the flash ROM interface.
ＰＣ３４〜ＣＰＵ３５〜バッファ・セレクタ３２〜疑似ＳＲＡＭ３３
一方、図７に示すような構成において、デバッグ等の作業を行うＰＣ３４等はＵＳＢ等を経由して、ＵＳＢインターフェース等からＳＲＡＭインターフェースへ変換する機能を有する所定のＣＰＵ３５を介してチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）・ライト（ＷＲ）等の命令を送る。この命令はバッファ・セレクタ３２を介してデータバス（ＤＴ）を経由して疑似ＳＲＡＭ３３に送られ、ライト要求の場合、疑似ＳＲＡＭ３３にデータがライトされ、一方リード要求の場合、疑似ＳＲＡＭ３３に格納されるアプリケーション等のデータは、バッファ・セレクタ３２を介してデータバス（ＤＴ）を経由してリードされる。これらの一連のやりとりのうちＵＳＢインターフェースによるＰＣ３４と所定のＣＰＵ３５とのやりとり以外は、上記のフラッシュＲＯＭインターフェースと同一のインターフェースであるＳＲＡＭインターフェースにより行われる。
なお、最終的にデバッグ等が済んだアプリケーション等は、ＲＯＭライタにより図６に示すような構成におけるフラッシュＲＯＭ２３に格納される。
PC 34 to CPU 35 to buffer selector 32 to pseudo SRAM 33
On the other hand, in the configuration as shown in FIG. 7, the PC 34 or the like that performs work such as debugging performs chip select (CS) via a predetermined CPU 35 having a function of converting from the USB interface or the like to the SRAM interface via USB or the like. Send instructions such as address (AD), read (RD), and write (WR). This instruction is sent to the pseudo SRAM 33 via the data selector (DT) via the buffer selector 32. In the case of a write request, the data is written to the pseudo SRAM 33. On the other hand, in the case of a read request, it is stored in the pseudo SRAM 33. Data such as an application is read via the data selector (DT) via the buffer selector 32. Of these series of exchanges, those other than the exchange between the PC 34 and the predetermined CPU 35 via the USB interface are performed by the SRAM interface which is the same interface as the flash ROM interface.
Note that the application and the like that have been finally debugged are stored in the
しかし、近時、例えば、以下のような数値のようにフラッシュＲＯＭのアクセス速度が速くなり、疑似ＳＲＡＭでは対応できなくなってきている。 However, recently, for example, the access speed of the flash ROM has increased as shown in the following numerical values, and the pseudo SRAM has become unable to cope with it.
フラッシュＲＯＭのアクセス速度（要求されるアクセス速度）
ランダムアクセス：９６ｎｓ（ナノ秒、以下同様）
ページアクセス（連続したアドレスに短いタイミングでアクセス可能）：１５ｎｓ
疑似ＳＲＡＭを使用した場合のアクセス速度
ランダムアクセス：７０ｎｓ
ページアクセス：２０ｎｓ
Flash ROM access speed (required access speed)
Random access: 96 ns (nanosecond, the same applies below)
Page access (access to consecutive addresses with short timing): 15 ns
Access speed when using pseudo SRAM Random access: 70ns
Page access: 20ns
従って、上記の疑似ＳＲＡＭに代わるフラッシュＲＯＭエミュレータが求められることとなる。 Therefore, there is a need for a flash ROM emulator that replaces the pseudo SRAM described above.
ここで、フラッシュＲＯＭエミュレータとして、疑似ＳＲＡＭの替わりに、例えば、以下のような数値の性能であるＤＤＲ２−ＳＤＲＡＭを使用できれば、低コストでアクセス速度の問題を解決できる。 Here, if the DDR2-SDRAM having the following numerical performance can be used instead of the pseudo SRAM as the flash ROM emulator, for example, the problem of the access speed can be solved at a low cost.
ＤＤＲ２−ＳＤＲＡＭのアクセス速度
ランダムアクセス：６６．６ｎｓ
ページアクセス：０ｎｓ（ランダムアクセスの６６．６ｎｓで、実質的に１ページ分（８ワード：１６ｂｉｔ）のデータをリード可能なので）
DDR2-SDRAM access speed Random access: 66.6 ns
Page access: 0 ns (Since random access is 66.6 ns, data for one page (8 words: 16 bits) can be read substantially)
価格比較
疑似ＳＲＡＭ：１２８Ｍｂｉｔで市場価格５００円
１６Ｇｂｉｔ：５００円×１２８個＝６４，０００円
ＤＤＲ２−ＳＤＲＡＭ：１６Ｇｂｉｔで市場価格５，０００円
Price comparison Pseudo SRAM: 128 Mbit and market price 500 yen 16 Gbit: 500 yen × 128 pieces = 64,000 yen DDR2-SDRAM: Market price 5,000 yen at 16 Gbit
フラッシュＲＯＭに格納されたプログラムをデバッグする際の関連技術として、フラッシュＲＯＭエミュレータを用いるのではなく、ＣＰＵと、ＣＰＵで実行するプログラムが書き換え可能に格納されるフラッシュＲＯＭとを有するマイクロコンピュータにおいて、フラッシュＲＯＭに格納されたプログラムをデバッグするためのデバッグプログラムが格納されたメモリと、デバッグ時に、ＣＰＵにデバッグプログラムを実行させる切換回路とを有することで、プリント基板に実装された状態でのデバッグを可能にする技術もある（例えば、特許文献１参照）。 As a related technique for debugging a program stored in a flash ROM, a flash is not used in a microcomputer, but a microcomputer having a CPU and a flash ROM in which a program executed by the CPU is stored in a rewritable manner. Debugging in a state mounted on a printed circuit board is possible by having a memory storing a debugging program for debugging a program stored in the ROM and a switching circuit for causing the CPU to execute the debugging program during debugging. There is also a technique (see, for example, Patent Document 1).
しかしながら、フラッシュＲＯＭエミュレータとして、ＤＤＲ２−ＳＤＲＡＭを使用した場合には、定期的にリフレッシュ（データを保持するためにＤＲＡＭの素子に電荷を補充すること）が必要で、リフレッシュ期間中はノイズの発生等に起因してＤＤＲ２−ＳＤＲＡＭのリードを実施できないという問題があるため、リフレッシュ中にＤＤＲ２−ＳＤＲＡＭのリードを実施できるようにするための工夫が必要になる。 However, when a DDR2-SDRAM is used as a flash ROM emulator, it is necessary to periodically refresh (replenish charge to the DRAM elements to hold data), and noise is generated during the refresh period. Due to this, there is a problem that the reading of the DDR2-SDRAM cannot be performed, and thus a device for enabling the reading of the DDR2-SDRAM during the refresh is required.
本発明の目的は、フラッシュＲＯＭエミュレータとして、ＤＤＲ２−ＳＤＲＡＭ等のＤＲＡＭを使用した場合のリフレッシュ期間中であってもＤＲＡＭのリードを実施できるフラッシュＲＯＭエミュレータおよびデータ制御方法を提供することにある。 An object of the present invention is to provide a flash ROM emulator and a data control method capable of reading DRAM even during a refresh period when a DRAM such as DDR2-SDRAM is used as a flash ROM emulator.
本発明のフラッシュＲＯＭエミュレータは、ミラーリングされている複数のＤＲＡＭを備え、
プロセッサおよび外部装置からのリード要求に対して前記複数のＤＲＡＭのうちリフレッシュをしていないものからデータを読み出すことを特徴とする。
The flash ROM emulator of the present invention includes a plurality of mirrored DRAMs,
In response to a read request from a processor and an external device, data is read from one of the plurality of DRAMs that has not been refreshed.
また、本発明のデータ制御方法は、複数のＤＲＡＭをミラーリングするステップと、
プロセッサおよび外部装置からのリード要求に対して前記複数のＤＲＡＭのうちリフレッシュをしていないものからデータを読み出すステップとを有することを特徴とする。
The data control method of the present invention includes a step of mirroring a plurality of DRAMs,
And a step of reading data from a plurality of DRAMs which are not refreshed in response to a read request from a processor and an external device.
本発明によれば、フラッシュＲＯＭエミュレータとして、ＤＤＲ２−ＳＤＲＡＭ等のＤＲＡＭを使用した場合のリフレッシュ期間中であってもＤＲＡＭのリードを実施できる。 According to the present invention, DRAM can be read even during a refresh period when a DRAM such as DDR2-SDRAM is used as a flash ROM emulator.
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１に示す本実施の形態におけるフラッシュＲＯＭエミュレータは、ＣＰＵ・ＶＤＰ１１とＰＬＤ（Programmable Logic Device）１２とＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２とが、例えば、開発用の専用の１つの基板上に配置され、所定のＣＰＵ１５が他の基板上に配置され、外部にデバッグ等の作業を行うＰＣ（Personal Computer）１４が設けられ構成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The flash ROM emulator in the present embodiment shown in FIG. 1 includes a CPU VDP 11, a PLD (Programmable Logic Device) 12, and DDR2-SDRAMs 13-1 and 13-2 on, for example, a single board dedicated for development. Arranged, a predetermined CPU 15 is arranged on another board, and a PC (Personal Computer) 14 for performing work such as debugging is provided outside.
本実施の形態におけるフラッシュＲＯＭエミュレータ１３−１、１３−２は、従来の疑似ＳＲＡＭの替わりに、ＤＤＲ２−ＳＤＲＡＭを使用している。なお、同等の機能を有するメモリ装置であればＤＤＲ２−ＳＤＲＡＭに限定されない。 The flash ROM emulators 13-1 and 13-2 in the present embodiment use DDR2-SDRAM instead of the conventional pseudo SRAM. Note that the memory device is not limited to the DDR2-SDRAM as long as the memory device has an equivalent function.
フラッシュＲＯＭエミュレータとして、ＤＤＲ２−ＳＤＲＡＭを使用した場合には、定期的にリフレッシュ（データを保持するためにＤＲＡＭの素子に電荷を補充することＤＲＡＭの素子に電荷を補充すること）が必要で、リフレッシュ期間中はノイズの発生等に起因してＤＤＲ２−ＳＤＲＡＭのリードを実施できないという問題があるため、リフレッシュ中にＤＤＲ２−ＳＤＲＡＭのリードを実施できるようにするための工夫が必要になる。 When a DDR2-SDRAM is used as a flash ROM emulator, it is necessary to periodically refresh (replenish charges to DRAM elements to retain data and replenish charges to DRAM elements). During the period, there is a problem that the reading of the DDR2-SDRAM cannot be performed due to the generation of noise or the like, and thus a device for enabling the reading of the DDR2-SDRAM during the refresh is required.
図１の構成では、少なくとも１つ以上のＤＤＲ２−ＳＤＲＡＭ（ＳＯ−ＤＩＭＭ）を２チャネル（２セット）備えている。なお、少なくとも１チャネルが常にリード可能であればよく２チャネルでなく３チャネル以上であってもよい。
また、上記の図６・図７のフラッシュＲＯＭと疑似ＳＲＡＭとが単純に置換可能であったのとは異なり、フラッシュＲＯＭとＤＤＲ２−ＳＤＲＡＭとは単純に置換可能ではないのでＰＬＤ１２が設けられている。
In the configuration of FIG. 1, two channels (two sets) of at least one DDR2-SDRAM (SO-DIMM) are provided. It is sufficient that at least one channel is always readable, and there may be three or more channels instead of two channels.
In addition, unlike the flash ROM and pseudo SRAM shown in FIGS. 6 and 7 described above, the PLD 12 is provided because the flash ROM and DDR2-SDRAM are not simply replaceable. .
図１に示す２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２は、ＰＬＤ１２によりミラーリングするように制御される。また、ＤＤＲ２−ＳＤＲＡＭは、データを保持するために定期的にリフレッシュを行う必要がある。このとき、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２を同時にリフレッシュしないよう、すなわちリフレッシュのタイミングが重ならないように、ＰＬＤ１２は各チャネルを交互にリフレッシュするように制御する。 The 2-channel DDR2-SDRAMs 13-1 and 13-2 shown in FIG. 1 are controlled to be mirrored by the PLD 12. Further, the DDR2-SDRAM needs to be periodically refreshed in order to retain data. At this time, the PLD 12 controls the channels to be alternately refreshed so that the two-channel DDR2-SDRAMs 13-1 and 13-2 are not refreshed at the same time, that is, the refresh timing is not overlapped.
ＰＬＤ１２の機能についてより詳細に説明する。特に、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のリフレッシュが重ならないように制御する機能と、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がリフレッシュをしているか否かを判定する機能と、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２をミラーリングさせる機能とについて説明する。
リフレッシュの仕様の一例として、ＥＢＥ２１ＵＥ８ＡＣＵＡのデータシートに基づくリフレッシュの仕様を図２に示す。図２を参照すると、
（１）Ｒｅｆｒｅｓｈ ｃｙｃｌｅｓ：８１９２ｃｙｃｌｅｓ／６４ｍｓ（（２）と同様）
（２）Ｒｅｆｒｅｓｈ ｒａｔｅ：７．８ｕｓ（すなわち、各チャネルは、７．８ｕｓに１回リフレッシュが必要である）
（３）Ａｕｔｏ ｒｅｆｒｅｓｈ ｃｏｍａｎｄ ｃｙｃｌｅ(ｔＲＦＣ)：１２７ｎｓ（すなわち、１回のリフレッシュに必要な時間は１２７ｎｓである）
従って、リフレッシュに必要な時間の割合は、１２７ｎｓ／７．８ｕｓ×１００％＝１．６％であり、残り９８．４％の時間はリードを行うことが可能である。
２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のリフレッシュが重ならないように制御する機能について、図２の「Ｒｅｆｒｅｓｈ」の枠（７．８ｕｓを２等分した３．９ｕｓ：リフレッシュ可能期間）は、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２で重ならないように設定されるので、図２の「Ｒｅｆｒｅｓｈ」の枠のタイミングで、各チャネルがリフレッシュを行うようにＰＬＤ１２は、自分自身が２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２の各チャネルに対してリフレッシュコマンドを発行する。なお、１回のリフレッシュは、７．８ｕｓを２等分した３．９ｕｓの間の任意のタイミングで、１２７ｎｓ×１回のリフレッシュを行えばよい。７．８ｕｓを２等分した３．９ｕｓは一例であり、分割割合等は複数チャネルのＤＤＲ２−ＳＤＲＡＭのリフレッシュ可能期間が重ならない限り種々のものが適用可能である。
２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がリフレッシュをしているか否かを判定する機能について、ＰＬＤ１２は、自分自身が２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２の各チャネルに対して、リフレッシュのタイミングが重ならないようにリフレッシュコマンドを発行するため、リフレッシュの開始タイミングは自分自身で把握しており、また、１回のリフレッシュに必要な時間は、上記の１２７ｎｓと分かっているので、加算により算定しリフレッシュの終了時間も把握できるので、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２についてリフレッシュしているか否かを判断可能である。
ＣＰＵ・ＶＤＰ１１やＰＣ１４からのリード要求があった場合は、図２の「Ｒｅａｄ」の枠の（７．８ｕｓを２等分した３．９ｕｓ）タイミング（リフレッシュ中でないことを保証）にある、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のいずれかのチャネルからリードする。
また、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２をミラーリングさせる機能について、ＰＬＤ１２は、ＰＣ１４からＣＰＵ１５を経由して、ライトデータを受け取ると、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２の各チャネルに受け取ったライトデータを書き込む（ミラーリング）が、ライトする場合の必要時間制限はないので、例えば図２の「Ｒｅａｄ」の枠のタイミングで行えばよい。
The function of the PLD 12 will be described in more detail. In particular, a function for controlling the refresh of the 2-channel DDR2-SDRAMs 13-1 and 13-2 so as not to overlap, and a function for determining whether or not the 2-channel DDR2-SDRAMs 13-1 and 13-2 are refreshing. The function of mirroring the 2-channel DDR2-SDRAMs 13-1 and 13-2 will be described.
As an example of the refresh specification, the refresh specification based on the data sheet of EBE21UE8ACUA is shown in FIG. Referring to FIG.
(1) Refresh cycles: 8192 cycles / 64 ms (same as (2))
(2) Refresh rate: 7.8 us (that is, each channel needs to be refreshed once every 7.8 us)
(3) Auto refresh command cycle (tRFC): 127 ns (ie, the time required for one refresh is 127 ns)
Therefore, the ratio of time required for refresh is 127 ns / 7.8 us × 100% = 1.6%, and the remaining 98.4% of time can be read.
Regarding the function for controlling the refresh of the two-channel DDR2-SDRAMs 13-1 and 13-2 so as not to overlap, the “Refresh” frame in FIG. 2 (3.9 us divided 7.8 us into two: refreshable period) is Since the two channels DDR2-SDRAMs 13-1 and 13-2 are set so as not to overlap each other, the PLD 12 itself is set to 2 so that each channel refreshes at the timing of the “Refresh” frame in FIG. A refresh command is issued to each channel of the channel DDR2-SDRAMs 13-1 and 13-2. Note that one refresh may be performed 127 ns × 1 at an arbitrary timing between 3.9 us obtained by dividing 7.8 us into two equal parts. 3.9us obtained by dividing 7.8us into two is an example, and various division ratios can be applied as long as the refreshable periods of the DDR2-SDRAMs of a plurality of channels do not overlap.
With respect to the function of determining whether or not the 2-channel DDR2-SDRAMs 13-1 and 13-2 are refreshing, the PLD 12 itself applies to each channel of the 2-channel DDR2-SDRAMs 13-1 and 13-2. Since the refresh command is issued so that the refresh timing does not overlap, the refresh start timing is grasped by itself, and the time required for one refresh is 127 ns as described above. Since the calculation is performed by addition and the refresh end time can be grasped, it is possible to determine whether or not the two-channel DDR2-SDRAMs 13-1 and 13-2 are refreshed.
When there is a read request from the CPU / VDP 11 or the PC 14, the timing is “2” in the “Read” frame in FIG. 2 (3.9 us divided 7.8 us into two) (guaranteed that refresh is not in progress). Read from either channel DDR2-SDRAM 13-1, 13-2.
Further, regarding the function of mirroring the 2-channel DDR2-SDRAMs 13-1 and 13-2, when the PLD 12 receives write data from the PC 14 via the CPU 15, the PLD 12 receives the write data of the 2-channel DDR2-SDRAMs 13-1 and 13-2. Writing the received write data to each channel (mirroring) can be performed at the timing of the “Read” frame in FIG. 2, for example, because there is no time limit for writing.
ＣＰＵ・ＶＤＰ１１〜ＰＬＤ１２〜ＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２
図１に示すような構成において、リード要求の場合、ＣＰＵ・ＶＤＰ１１等からのチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令は、ＣＰＵ・ＶＤＰ１１から接続相手がフラッシュＲＯＭであるように見せる必要があるため、上記のフラッシュＲＯＭインターフェースと同一のインターフェースであるＳＲＡＭインターフェースにより行われ、ＰＬＤ１２によりＤＤＲ２−ＳＤＲＡＭインターフェースに変更され、ＰＬＤ１２から２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭに送られ、リードを行う。なお、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がいずれもリフレッシュしていない場合は、いずれか一方に送られ、リードを行うことであってよい。
そして、ＰＬＤ１２からチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を送られたＤＤＲ２−ＳＤＲＡＭに格納されるアプリケーション等のデータは、当該ＤＤＲ２−ＳＤＲＡＭからＤＤＲ２−ＳＤＲＡＭインターフェースにより送られ、ＰＬＤ１２によりＳＲＡＭインターフェースに変更され、データバス（ＤＴ）を経由してＣＰＵ・ＶＤＰ１１に送られリードの実施が完了する。
CPU VDP11 to PLD12 to DDR2-SDRAM 13-1, 13-2
In the configuration shown in FIG. 1, in the case of a read request, commands such as chip select (CS), address (AD), and read (RD) from the CPU / VDP 11 are connected to the flash ROM from the CPU / VDP 11. Therefore, it is performed by the SRAM interface which is the same interface as the above flash ROM interface, and is changed to the DDR2-SDRAM interface by the PLD 12, and the two-channel DDR2-SDRAMs 13-1 and 13-2 are changed from the PLD 12. The data is sent to the DDR2-SDRAM that has not been refreshed and is read. If neither of the two-channel DDR2-SDRAMs 13-1 and 13-2 is refreshing, it may be sent to one of them and read.
Data such as applications stored in the DDR2-SDRAM to which commands such as chip select (CS), address (AD), and read (RD) are sent from the PLD 12 is sent from the DDR2-SDRAM through the DDR2-SDRAM interface. The PLD 12 changes to the SRAM interface and is sent to the CPU / VDP 11 via the data bus (DT) to complete the reading.
ＰＣ１４〜ＣＰＵ１５〜ＰＬＤ１２〜ＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２
一方、図１に示すような構成において、デバッグ等の作業を行うＰＣ１４等はＵＳＢ等を経由して、ＵＳＢインターフェース等からＳＲＡＭインターフェースへ変換する機能を有する所定のＣＰＵ１５を介してチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）・ライト（ＷＲ）等の命令を送る。この命令はＰＬＤ１２によりＤＤＲ２−ＳＤＲＡＭインターフェースに変更され、ライト要求の場合、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２にそれぞれ同じデータがライトされ、一方リード要求の場合、ＰＬＤ１２から２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭに送られ、リードを行う。なお、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がいずれもリフレッシュしていない場合は、いずれか一方に送られ、リードを行うことであってよい。
そして、ＰＬＤ１２からチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を送られたＤＤＲ２−ＳＤＲＡＭに格納されるアプリケーション等のデータは、ＤＤＲ２−ＳＤＲＡＭからＤＤＲ２−ＳＤＲＡＭインターフェースにより送られ、ＰＬＤ１２によりＳＲＡＭインターフェースに変更され、データバス（ＤＴ）を経由して所定のＣＰＵ１５に送られ、さらに所定のＣＰＵ１５によりＵＳＢインターフェースに変更され、ＵＳＢを経由してＰＣ１４に送られ、リードの実施が完了する。
PC14-CPU15-PLD12-DDR2-SDRAM 13-1, 13-2
On the other hand, in the configuration as shown in FIG. 1, the PC 14 or the like that performs work such as debugging performs chip select (CS) via a predetermined CPU 15 having a function of converting from the USB interface or the like to the SRAM interface via the USB or the like. Send instructions such as address (AD), read (RD), and write (WR). This instruction is changed by the PLD 12 to the DDR2-SDRAM interface, and in the case of a write request, the same data is written to the 2-channel DDR2-SDRAMs 13-1 and 13-2, respectively, whereas in the case of a read request, the 2-channel DDR2 from the PLD 12 -The data is sent to the DDR2-SDRAM which is not refreshed out of the SDRAMs 13-1 and 13-2 and read. If neither of the two-channel DDR2-SDRAMs 13-1 and 13-2 is refreshing, it may be sent to one of them and read.
Data such as applications stored in the DDR2-SDRAM to which commands such as chip select (CS), address (AD), and read (RD) are sent from the PLD 12 is sent from the DDR2-SDRAM through the DDR2-SDRAM interface. The PLD 12 changes the SRAM interface, sends it to a predetermined CPU 15 via a data bus (DT), and further changes the USB interface to a predetermined CPU 15 and sends it to the PC 14 via the USB. Complete.
最終的にデバッグ等が済んだアプリケーション等は、ＰＣ１４等からＲＯＭライタにより図６に示すような構成におけるフラッシュＲＯＭ２３に格納される。
The application or the like that has been finally debugged is stored in the
なお、ＣＰＵ・ＶＤＰ１１からのランダムリード要求で、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭから１ページ分全てリードしてＰＬＤ１２内のバッファにバッファリングしておく。そして、ＣＰＵ・ＶＤＰ１１からのページリード要求では、先のランダムリード要求でリードしてバッファリングしておいたデータをＰＬＤ１２のバッファからリードし、ＣＰＵ・ＶＤＰ１１に出力することであってよい。
ＤＤＲ２−ＳＤＲＡＭのランダムアクセスの速度、６６．６ｎｓで、実質的に１ページ分（８ワード：１６ｂｉｔ）のデータをリード可能だからである。
In addition, in response to a random read request from the CPU / VDP 11, one page is read from the unrefreshed DDR2-SDRAM among the 2-channel DDR2-SDRAMs 13-1 and 13-2 and buffered in the buffer in the PLD 12 Keep it. In the page read request from the CPU / VDP 11, data read and buffered by the previous random read request may be read from the buffer of the PLD 12 and output to the CPU / VDP 11.
This is because data of one page (8 words: 16 bits) can be read substantially at a random access speed of DDR2-SDRAM of 66.6 ns.
以下、本実施の形態のフラッシュＲＯＭエミュレータの処理動作を示す図３〜４のシーケンス図を参照して詳細に説明する。 A detailed description will be given below with reference to the sequence diagrams of FIGS. 3 to 4 showing the processing operation of the flash ROM emulator of the present embodiment.
図３は、図１に示すような構成において、ＣＰＵ・ＶＤＰ１１〜ＰＬＤ１２〜ＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のリード要求の場合のシーケンス図である。 FIG. 3 is a sequence diagram in the case of a read request from the CPU / VDP 11 to PLD 12 to DDR2-SDRAM 13-1 and 13-2 in the configuration shown in FIG.
図３を参照すると、まず、ＣＰＵ・ＶＤＰ１１等からチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令がＰＬＤ１２に送られる（Ｓ２０１）。なお、ＣＰＵ・ＶＤＰ１１から接続相手がフラッシュＲＯＭであるように見せる必要があるため、上記のフラッシュＲＯＭインターフェースと同一のインターフェースであるＳＲＡＭインターフェースにより行われる。
そして、チップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令はＰＬＤ１２によりＤＤＲ２−ＳＤＲＡＭインターフェースに変更される（Ｓ２０２）。
ＰＬＤ１２は、上述のとおり、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２を同時にリフレッシュしないよう、すなわちリフレッシュのタイミングが重ならないように、ＰＬＤ１２は各チャネルを交互にリフレッシュするように制御する機能を有しているので、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭを判定し（Ｓ２０３）、ＰＬＤ１２から２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭ（図３中ではＤＤＲ２−ＳＤＲＡＭ１３−１とする）にＤＤＲ２−ＳＤＲＡＭインターフェースに変更されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令が送られ、リードを行う（Ｓ２０４、Ｓ２０５）。なお、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がいずれもリフレッシュしていない場合は、いずれか一方に送られ、リードを行うことであってよい。
さらに、ＰＬＤ１２からＤＤＲ２−ＳＤＲＡＭインターフェースに変更されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を送られたＤＤＲ２−ＳＤＲＡＭに格納されるアプリケーション等のデータは、当該ＤＤＲ２−ＳＤＲＡＭからＤＤＲ２−ＳＤＲＡＭインターフェースによりＰＬＤ１２に送られ（Ｓ２０６）、ＰＬＤ１２によりＳＲＡＭインターフェースに変更され（Ｓ２０７）、データバス（ＤＴ）を経由してＣＰＵ・ＶＤＰ１１に送られ（Ｓ２０８）、リードの実施が完了する。
Referring to FIG. 3, first, a command such as chip select (CS), address (AD), read (RD), etc. is sent from the CPU / VDP 11 or the like to the PLD 12 (S201). Since the CPU / VDP 11 needs to show that the connection partner is a flash ROM, the SRAM interface is the same interface as the above flash ROM interface.
Then, commands such as chip select (CS), address (AD), and read (RD) are changed to the DDR2-SDRAM interface by the PLD 12 (S202).
As described above, the PLD 12 has a function of controlling the two channels of the DDR2-SDRAMs 13-1 and 13-2 to be refreshed alternately so that the refresh timings are not overlapped so that the refresh timing is not overlapped. Therefore, the DDR2-SDRAM that is not refreshed among the two-channel DDR2-SDRAMs 13-1 and 13-2 is determined (S203), and the two-channel DDR2-SDRAMs 13-1 and 13-2 are determined from the PLD 12. Of the unrefreshed DDR2-SDRAM (referred to as DDR2-SDRAM 13-1 in FIG. 3), the chip select (CS), address (AD), read (RD), etc. changed to the DDR2-SDRAM interface An instruction is sent and a lead is taken (S204, S205). If neither of the two-channel DDR2-SDRAMs 13-1 and 13-2 is refreshing, it may be sent to one of them and read.
Furthermore, data such as applications stored in the DDR2-SDRAM to which commands such as chip select (CS), address (AD), and read (RD) changed from the PLD 12 to the DDR2-SDRAM interface are sent. The data is sent from the SDRAM to the PLD 12 via the DDR2-SDRAM interface (S206), changed to the SRAM interface by the PLD 12 (S207), sent to the CPU / VDP 11 via the data bus (DT) (S208), and the reading is completed. To do.
図４は、図１に示すような構成において、ＰＣ１４〜ＣＰＵ１５〜ＰＬＤ１２〜ＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のリード要求の場合のシーケンス図である。 FIG. 4 is a sequence diagram in the case of a read request of the PC 14 to CPU 15 to PLD 12 to DDR2-SDRAM 13-1, 13-2 in the configuration as shown in FIG.
図４を参照すると、まず、デバッグ等の作業を行うＰＣ１４等からＵＳＢ等を経由して、チップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令が所定のＣＰＵ１５に送られる（Ｓ３０１）。
そして、チップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令は所定のＣＰＵ１５によりＵＳＢインターフェース等からＳＲＡＭインターフェースへ変換される（Ｓ３０２）。
所定のＣＰＵ１５からＳＲＡＭインターフェースへ変換されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令がＰＬＤ１２に送られる（Ｓ３０３）。
そして、チップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令はＰＬＤ１２によりＤＤＲ２−ＳＤＲＡＭインターフェースに変更される（Ｓ３０４）。
ＰＬＤ１２は、上述のとおり、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２を同時にリフレッシュしないよう、すなわちリフレッシュのタイミングが重ならないように、ＰＬＤ１２は各チャネルを交互にリフレッシュするように制御する機能を有しているので、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭを判定し（Ｓ３０５）、ＰＬＤ１２から２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のうちリフレッシュしていない方のＤＤＲ２−ＳＤＲＡＭ（図４中ではＤＤＲ２−ＳＤＲＡＭ１３−１とする）にＤＤＲ２−ＳＤＲＡＭインターフェースに変更されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令が送られ、リードを行う（Ｓ３０６、Ｓ３０７）。なお、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２がいずれもリフレッシュしていない場合は、いずれか一方に送られ、リードを行うことであってよい。
さらに、ＰＬＤ１２からＤＤＲ２−ＳＤＲＡＭインターフェースに変更されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・リード（ＲＤ）等の命令を送られたＤＤＲ２−ＳＤＲＡＭに格納されるアプリケーション等のデータは、当該ＤＤＲ２−ＳＤＲＡＭからＤＤＲ２−ＳＤＲＡＭインターフェースによりＰＬＤ１２に送られ（Ｓ３０８）、ＰＬＤ１２によりＳＲＡＭインターフェースに変更され（Ｓ３０９）、データバス（ＤＴ）を経由して所定のＣＰＵ１５に送られ（Ｓ３１０）、所定のＣＰＵ１５によりＵＳＢインターフェースに変更され（Ｓ３１１）、ＵＳＢを経由してＰＣ１４等に送られ（Ｓ３１２）、リードの実施が完了する。
Referring to FIG. 4, first, a command such as chip select (CS), address (AD), and read (RD) is sent to a predetermined CPU 15 from a PC 14 or the like that performs debugging or the like via USB or the like (see FIG. 4). S301).
Then, instructions such as chip select (CS), address (AD), and read (RD) are converted from a USB interface or the like to an SRAM interface by a predetermined CPU 15 (S302).
A command such as chip select (CS), address (AD), and read (RD) converted from the predetermined CPU 15 to the SRAM interface is sent to the PLD 12 (S303).
Then, commands such as chip select (CS), address (AD), and read (RD) are changed to the DDR2-SDRAM interface by the PLD 12 (S304).
As described above, the PLD 12 has a function of controlling the two channels of the DDR2-SDRAMs 13-1 and 13-2 to be refreshed alternately so that the refresh timings are not overlapped so that the refresh timing is not overlapped. Therefore, the DDR2-SDRAM that is not refreshed among the 2-channel DDR2-SDRAMs 13-1 and 13-2 is determined (S305), and the 2-channel DDR2-SDRAMs 13-1 and 13-2 from the PLD 12 are determined. Of the unrefreshed DDR2-SDRAM (referred to as DDR2-SDRAM 13-1 in FIG. 4), the chip select (CS), address (AD), read (RD), etc. changed to the DDR2-SDRAM interface An instruction is sent and a lead is taken (S306, S307). If neither of the two-channel DDR2-SDRAMs 13-1 and 13-2 is refreshing, it may be sent to one of them and read.
Furthermore, data such as applications stored in the DDR2-SDRAM to which commands such as chip select (CS), address (AD), and read (RD) changed from the PLD 12 to the DDR2-SDRAM interface are sent. The data is sent from the SDRAM to the PLD 12 by the DDR2-SDRAM interface (S308), changed to the SRAM interface by the PLD 12 (S309), sent to the predetermined CPU 15 via the data bus (DT) (S310), and the USB by the predetermined CPU 15. The interface is changed (S311) and sent to the PC 14 or the like via the USB (S312), and the reading is completed.
図５は、図１に示すような構成において、ＰＣ１４〜ＣＰＵ１５〜ＰＬＤ１２〜ＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のライト要求の場合のシーケンス図である。 FIG. 5 is a sequence diagram in the case of a write request from the PC 14 to the CPU 15 to the PLD 12 to the DDR2-SDRAMs 13-1 and 13-2 in the configuration shown in FIG.
図５を参照すると、まず、デバッグ等の作業を行うＰＣ１４等からＵＳＢ等を経由して、チップセレクト（ＣＳ）・アドレス（ＡＤ）・ライト（ＷＲ）等の命令が所定のＣＰＵ１５に送られる（Ｓ４０１）。
そして、チップセレクト（ＣＳ）・アドレス（ＡＤ）・ライト（ＷＲ）等の命令は所定のＣＰＵ１５によりＵＳＢインターフェース等からＳＲＡＭインターフェースへ変換される（Ｓ４０２）。
所定のＣＰＵ１５からＳＲＡＭインターフェースへ変換されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・ライト（ＷＲ）等の命令がＰＬＤ１２に送られる（Ｓ４０３）。
そして、チップセレクト（ＣＳ）・アドレス（ＡＤ）・ライト（ＷＲ）等の命令はＰＬＤ１２によりＤＤＲ２−ＳＤＲＡＭインターフェースに変更される（Ｓ４０４）。
ＰＬＤ１２は、上述のとおり、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２を同時にリフレッシュしないよう、すなわちリフレッシュのタイミングが重ならないように、ＰＬＤ１２は各チャネルを交互にリフレッシュするように制御する機能を有しているので、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のいずれかがリフレッシュしているか判定し（Ｓ４０５）、いずれかがリフレッシュしている場合には、リフレッシュが終了してから、ＰＬＤ１２は、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２にそれぞれＤＤＲ２−ＳＤＲＡＭインターフェースに変更されたチップセレクト（ＣＳ）・アドレス（ＡＤ）・ライト（ＷＲ）等の命令を送り、同一のデータの書き込みを行いライトを実施する（Ｓ４０６、Ｓ４０７）。なお、２チャネルのＤＤＲ２−ＳＤＲＡＭ１３−１、１３−２のいずれかがリフレッシュ中であってもライトは要求されるアクセス速度・タイミングに余裕があるのでリフレッシュが終了してからライトを実施すればよい。
Referring to FIG. 5, first, a command such as chip select (CS), address (AD), write (WR), etc. is sent to a predetermined CPU 15 from a PC 14 or the like that performs debugging or the like via USB or the like ( S401).
Then, commands such as chip select (CS), address (AD), and write (WR) are converted from the USB interface or the like to the SRAM interface by the predetermined CPU 15 (S402).
A command such as chip select (CS), address (AD), and write (WR) converted from the predetermined CPU 15 to the SRAM interface is sent to the PLD 12 (S403).
Then, commands such as chip select (CS), address (AD), and write (WR) are changed to the DDR2-SDRAM interface by the PLD 12 (S404).
As described above, the PLD 12 has a function of controlling the two channels of the DDR2-SDRAMs 13-1 and 13-2 to be refreshed alternately so that the refresh timings are not overlapped so that the refresh timing is not overlapped. Therefore, it is determined whether any of the two-channel DDR2-SDRAMs 13-1 and 13-2 is refreshed (S405). The PLD 12 sends commands such as chip select (CS), address (AD), and write (WR), which have been changed to the DDR2-SDRAM interface, to the 2-channel DDR2-SDRAMs 13-1 and 13-2, respectively. Writing is performed and writing is performed (S406, 407). Even if one of the two-channel DDR2-SDRAMs 13-1 and 13-2 is being refreshed, the write has a margin in the required access speed and timing. .
上記の本実施の形態によれば、フラッシュＲＯＭのアクセス速度（要求されるアクセス速度）である、ランダムアクセス：９６ｎｓ、ページアクセス：１５ｎｓに対応可能であり、また転送速度も従来：２７３秒／１６Ｇｂｉｔから１３２秒／１６Ｇｂｉｔへ短縮される。 According to the above embodiment, the flash ROM access speed (required access speed), that is, random access: 96 ns, page access: 15 ns can be supported, and the transfer speed is conventionally 273 seconds / 16 Gbit. To 132 seconds / 16Gbit.
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。例えば、本フラッシュＲＯＭエミュレータの機能を実現するためのプログラムを各装置に読込ませて実行することにより各装置の機能を実現する処理を行ってもよい。さらに、そのプログラムは、コンピュータ読み取り可能な記録媒体であるＣＤ−ＲＯＭまたは光磁気ディスクなどを介して、または伝送媒体であるインターネット、電話回線などを介して伝送波により他のコンピュータシステムに伝送されてもよい。また、各装置の機能が他の装置によりまとめて実現されたり、追加の装置により機能が分散されて実現される形態も本発明の範囲内である。 Each of the above-described embodiments is a preferred embodiment of the present invention, and various modifications can be made without departing from the scope of the present invention. For example, a process for realizing the function of each device may be performed by causing each device to read and execute a program for realizing the function of the flash ROM emulator. Further, the program is transmitted to another computer system by a transmission wave via a computer-readable recording medium such as a CD-ROM or a magneto-optical disk, or via a transmission medium such as the Internet or a telephone line. Also good. In addition, it is also within the scope of the present invention that the functions of each device are realized by other devices collectively or the functions are distributed by additional devices.
１１ ＣＰＵ・ＶＤＰ
１２ ＰＬＤ
１３−１、１３−２ ＤＤＲ２−ＳＤＲＡＭ
１４ ＰＣ
１５ ＣＰＵ
11 CPU / VDP
12 PLD
13-1, 13-2 DDR2-SDRAM
14 PC
15 CPU
Claims (10)
プロセッサおよび外部装置からのリード要求に対して前記複数のＤＲＡＭのうちリフレッシュをしていないものからデータを読み出すことを特徴とするフラッシュＲＯＭエミュレータ。 A plurality of mirrored DRAMs,
A flash ROM emulator, wherein data is read from an unrefreshed DRAM among the plurality of DRAMs in response to a read request from a processor and an external device.
前記中継装置は、前記複数のＤＲＡＭのリフレッシュが重ならないように制御する手段と、前記複数のＤＲＡＭがリフレッシュをしているか否かを判定する手段と、前記複数のＤＲＡＭをミラーリングさせる手段と、信号を変換して前記プロセッサおよび前記外部装置と前記複数のＤＲＡＭとのインターフェースを制御する手段とを有することを特徴とする請求項１または２記載のフラッシュＲＯＭエミュレータ。 It also has a relay device,
The relay device includes means for controlling refresh of the plurality of DRAMs so as not to overlap, means for determining whether or not the plurality of DRAMs are refreshed, means for mirroring the plurality of DRAMs, 3. A flash ROM emulator according to claim 1, further comprising means for controlling an interface between the processor and the external device and the plurality of DRAMs.
前記複数のＤＲＡＭがリフレッシュをしているか否かを判定する手段は、前記リフレッシュコマンドを発行したタイミングと、所定の１回のリフレッシュに必要な時間とに基づいてリフレッシュの終了時間を算定して判定し、
前記複数のＤＲＡＭをミラーリングさせる手段は、前記外部装置からのライト要求に対して前記複数のＤＲＡＭに、それぞれのＤＲＡＭが前記リフレッシュ可能期間でないタイミングで、同一のデータを書き込むことを特徴とする請求項３記載のフラッシュＲＯＭエミュレータ。 The means for controlling the refresh of the plurality of DRAMs so as not to overlap each other is that the self-relay device issues a refresh command to the DRAM at any timing during one cycle period in which the DRAM needs to be refreshed. The refreshable period is divided into other periods and the refreshable periods of the plurality of DRAMs are controlled so as not to overlap,
The means for determining whether or not the plurality of DRAMs are refreshing is determined by calculating a refresh end time based on a timing at which the refresh command is issued and a time required for a predetermined refresh. And
The means for mirroring the plurality of DRAMs writes the same data to the plurality of DRAMs at a timing when each DRAM is not in the refreshable period in response to a write request from the external device. 3. The flash ROM emulator according to 3.
プロセッサおよび外部装置からのリード要求に対して前記複数のＤＲＡＭのうちリフレッシュをしていないものからデータを読み出すステップとを有することを特徴とするデータ制御方法。 Mirroring a plurality of DRAMs;
And a step of reading data from a plurality of DRAMs that are not refreshed in response to a read request from a processor and an external device.
前記中継装置が、前記複数のＤＲＡＭのリフレッシュが重ならないように制御するステップと、
前記中継装置が、前記複数のＤＲＡＭがリフレッシュをしているか否かを判定し、前記プロセッサおよび前記外部装置からのリード要求に対して前記複数のＤＲＡＭのうちリフレッシュをしていないものからデータを読み出させるステップと、
前記中継装置が、信号を変換して前記プロセッサおよび前記外部装置と前記複数のＤＲＡＭとのインターフェースを制御するステップとを有することを特徴とする請求項６または７記載のデータ制御方法。 A relay device mirrors the plurality of DRAMs;
The relay device controlling the refresh of the plurality of DRAMs so as not to overlap; and
The relay device determines whether or not the plurality of DRAMs are refreshed, and reads data from the plurality of DRAMs that are not refreshed in response to a read request from the processor and the external device. Step to be issued,
8. The data control method according to claim 6, further comprising the step of the relay device converting a signal to control an interface between the processor and the external device and the plurality of DRAMs.
前記複数のＤＲＡＭがリフレッシュをしているか否かを判定するステップにおいて、前記リフレッシュコマンドを発行したタイミングと、所定の１回のリフレッシュに必要な時間とに基づいてリフレッシュの終了時間を算定して判定し、
前記複数のＤＲＡＭをミラーリングさせるステップにおいて、前記外部装置からのライト要求に対して前記複数のＤＲＡＭに、それぞれのＤＲＡＭが前記リフレッシュ可能期間でないタイミングで、同一のデータを書き込むことを特徴とする請求項８記載のデータ制御方法。 In the step of controlling the refresh of the plurality of DRAMs so as not to overlap, the relay apparatus issues a refresh command to the DRAM at any timing during one cycle period in which the DRAM needs to be refreshed. The refreshable period is divided into other periods and the refreshable periods of the plurality of DRAMs are controlled so as not to overlap,
In the step of determining whether or not the plurality of DRAMs are refreshing, a determination is made by calculating a refresh end time based on a timing at which the refresh command is issued and a time required for a predetermined refresh. And
The step of mirroring the plurality of DRAMs writes the same data to the plurality of DRAMs at a timing when each DRAM is not in the refreshable period in response to a write request from the external device. 9. The data control method according to 8.
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| JP2015079293A (en) * | 2013-10-15 | 2015-04-23 | Ｎｅｃプラットフォームズ株式会社 | Memory control device, memory control method, and information processing device |
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