JPH01265355A - マルチ・プロセッサ・システム - Google Patents
マルチ・プロセッサ・システムInfo
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- JPH01265355A JPH01265355A JP9387788A JP9387788A JPH01265355A JP H01265355 A JPH01265355 A JP H01265355A JP 9387788 A JP9387788 A JP 9387788A JP 9387788 A JP9387788 A JP 9387788A JP H01265355 A JPH01265355 A JP H01265355A
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- 230000015654 memory Effects 0.000 claims abstract description 146
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 125000004122 cyclic group Chemical group 0.000 description 4
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチ・プロセッサ・システムに関し、特
に複数の演算処理装置による共有メモリへのアクセス方
式に関するものである。
に複数の演算処理装置による共有メモリへのアクセス方
式に関するものである。
第3図は例えば特開昭52−103935号公報に示さ
れた従来のマルチ・プロセッサ・システムを示すブロッ
クであり、図において、1a〜1cはそれぞれ各種演算
を実行するための演算処理装置、2a〜2c、3a〜3
cはそれぞれ前記演算処理装置1a〜1cに対応して設
けられたメモリ、4は前記演算処理装置1a〜1cが共
用できる領域を有する共有メモリ、5a〜5cはそれぞ
れ前記演算処理装置1a〜1cが前記共有メモリ4を使
用したい時に出力する共有メモリ要求信号を受ける受付
制御回路、6は前記各受付制御回路5a〜5Cにサイク
リックに共有メモリ許可信号を送る走査回路である。ま
た、7a〜7cは前記各演算処理装置1a〜1c対応に
設けられて、演算処理装置1a〜1cが共有メモリ4を
利用する時に所定のデータを格納するデータレジスタ、
8a〜8Cは前記演算処理装置1a〜1cに対応して設
けられた、演算処理装置1a〜1cが共有メモリ4を使
用する時、データの書込みアドレスもしくは読取アドレ
スを格納するアドレスレジスタ、10a〜10cは各演
算処理部1a〜1cを対応するデータレジスタ7a〜7
cに接続するデータ・バス、lla〜llcは各演算処
理部1a〜1cを対応するアドレスレジスタ8a〜8C
に接続スるアドレス・バス、12a〜12cは各演算処
理装置13〜1cからの共有メモリ要求信号を対応する
受付制御回路5a〜5cへ伝送する共有メモリ要求信号
線、13a〜13cは走査回路6からの共有メモリ許可
信号を各受付制御回路5a〜5cへ伝送する共有メモリ
許可信号線である。
れた従来のマルチ・プロセッサ・システムを示すブロッ
クであり、図において、1a〜1cはそれぞれ各種演算
を実行するための演算処理装置、2a〜2c、3a〜3
cはそれぞれ前記演算処理装置1a〜1cに対応して設
けられたメモリ、4は前記演算処理装置1a〜1cが共
用できる領域を有する共有メモリ、5a〜5cはそれぞ
れ前記演算処理装置1a〜1cが前記共有メモリ4を使
用したい時に出力する共有メモリ要求信号を受ける受付
制御回路、6は前記各受付制御回路5a〜5Cにサイク
リックに共有メモリ許可信号を送る走査回路である。ま
た、7a〜7cは前記各演算処理装置1a〜1c対応に
設けられて、演算処理装置1a〜1cが共有メモリ4を
利用する時に所定のデータを格納するデータレジスタ、
8a〜8Cは前記演算処理装置1a〜1cに対応して設
けられた、演算処理装置1a〜1cが共有メモリ4を使
用する時、データの書込みアドレスもしくは読取アドレ
スを格納するアドレスレジスタ、10a〜10cは各演
算処理部1a〜1cを対応するデータレジスタ7a〜7
cに接続するデータ・バス、lla〜llcは各演算処
理部1a〜1cを対応するアドレスレジスタ8a〜8C
に接続スるアドレス・バス、12a〜12cは各演算処
理装置13〜1cからの共有メモリ要求信号を対応する
受付制御回路5a〜5cへ伝送する共有メモリ要求信号
線、13a〜13cは走査回路6からの共有メモリ許可
信号を各受付制御回路5a〜5cへ伝送する共有メモリ
許可信号線である。
次に動作について説明する。
2個の演算処理装置1b、lcが共有メモリ4に対して
、同時に書込みアクセスした場合について説明する。こ
の場合、演算処理装置1b、lcは受付制御回路5b、
5cに、共有メモリ要求信号線12b、12cを介して
共有メモリ要求信号を送り、また同時に、データレジス
タ7b、7cとアドレスレジスタ3b、3cにそれぞれ
データ・バス10b、10cとアドレス・バスllbと
lICを介してデータアドレス信号とを入力する。
、同時に書込みアクセスした場合について説明する。こ
の場合、演算処理装置1b、lcは受付制御回路5b、
5cに、共有メモリ要求信号線12b、12cを介して
共有メモリ要求信号を送り、また同時に、データレジス
タ7b、7cとアドレスレジスタ3b、3cにそれぞれ
データ・バス10b、10cとアドレス・バスllbと
lICを介してデータアドレス信号とを入力する。
走査回路6はサイクリックな動作をして、各受付制御回
路53〜5Cに対して共存メモリ許可信号線13a〜1
3Cを介して共有メモリ許可信号を送っており、前記共
有メモリ要求信号を受けた受付制御回路5b、5cのう
ち、この走査回路6からの共有メモリ許可信号が先に入
力された受付制御回路、例えば受付制御回路5bは、前
記共有メモリ許可信号を保持して走査回路6のサイクリ
ックな動作を停止させる。
路53〜5Cに対して共存メモリ許可信号線13a〜1
3Cを介して共有メモリ許可信号を送っており、前記共
有メモリ要求信号を受けた受付制御回路5b、5cのう
ち、この走査回路6からの共有メモリ許可信号が先に入
力された受付制御回路、例えば受付制御回路5bは、前
記共有メモリ許可信号を保持して走査回路6のサイクリ
ックな動作を停止させる。
つづいて、この受付制御回路5bは、データレジスタ7
bとアドレスレジスタ8bにアクセス許可信号を送る。
bとアドレスレジスタ8bにアクセス許可信号を送る。
アクセス許可信号を受けたデータレジスタ7bとアドレ
スレジスタ8bは、保持していたデータとアドレス信号
を共有メモリ4へ送り、そのデータをアドレス信号で指
定されたアドレスに書込む。
スレジスタ8bは、保持していたデータとアドレス信号
を共有メモリ4へ送り、そのデータをアドレス信号で指
定されたアドレスに書込む。
共有メモリ4への書込みを終了すると、受付制御回路5
bは、演算処理装置1bと走査回路6に書込終了信号を
送る。書込終了信号を受けた走査回路6はサイクリック
な動作を開始し、受付制御回路5Cが共有メモリ許可信
号を受ける。受付制御回路5Cは同じように動作してデ
ータレジスタ7Cのデータをアドレスレジスタ8cのア
ドレス信号に従って共有メモリ4に書込む。書込みが終
了すると、走査回路6はサイクリックな動作を再開し、
演算処理装置1a〜1cが共有メモリ要求信号を送出す
るのを待つ。
bは、演算処理装置1bと走査回路6に書込終了信号を
送る。書込終了信号を受けた走査回路6はサイクリック
な動作を開始し、受付制御回路5Cが共有メモリ許可信
号を受ける。受付制御回路5Cは同じように動作してデ
ータレジスタ7Cのデータをアドレスレジスタ8cのア
ドレス信号に従って共有メモリ4に書込む。書込みが終
了すると、走査回路6はサイクリックな動作を再開し、
演算処理装置1a〜1cが共有メモリ要求信号を送出す
るのを待つ。
従来のマルチ・プロセッサ・システムは以上のように構
成されているので、走査回路6はサイクリックな動作を
行なうものであり、従って、ある演算処理装置1a〜1
cが共有メモリ4のアクセスを終了したのち、続けてそ
の共有メモリ4をアクセスしたい場合、その演算処理装
置1a〜ICは走査回路6により共有メモリ許可信号が
再び送られるまで待たねばならないという問題点があっ
た。
成されているので、走査回路6はサイクリックな動作を
行なうものであり、従って、ある演算処理装置1a〜1
cが共有メモリ4のアクセスを終了したのち、続けてそ
の共有メモリ4をアクセスしたい場合、その演算処理装
置1a〜ICは走査回路6により共有メモリ許可信号が
再び送られるまで待たねばならないという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ある演算処理装置が続けて共有メモリをアク
セスするときに共有メモリ許可信号が送られてくるまで
の待ち時間を短縮するとともに、同時に共有メモリ要求
信号を出した演算処理装置相互の優先順位を判断できる
マルチ・プロセッサ・システムを得ることを目的とする
。
たもので、ある演算処理装置が続けて共有メモリをアク
セスするときに共有メモリ許可信号が送られてくるまで
の待ち時間を短縮するとともに、同時に共有メモリ要求
信号を出した演算処理装置相互の優先順位を判断できる
マルチ・プロセッサ・システムを得ることを目的とする
。
この発明に係るマルチ・プロセッサ・システムは、複数
の演算処理装置が同時に発生する共有メモリ要求信号を
受けると、当該共有メモリ要求信号を発生させた演算処
理装置中の1つをそれらに予め付与された優先順位に従
って選択し、選択された演算処理装置に共有メモリ許可
信号を送出する優先度決定回路を設けたものである。
の演算処理装置が同時に発生する共有メモリ要求信号を
受けると、当該共有メモリ要求信号を発生させた演算処
理装置中の1つをそれらに予め付与された優先順位に従
って選択し、選択された演算処理装置に共有メモリ許可
信号を送出する優先度決定回路を設けたものである。
この発明における優先度決定回路は、共有メモリ要求信
号を受けると、それに対応してその演算処理装置に共有
メモリ許可信号を送り、複数の演算処理装置から同時に
共有メモリ要求信号が送られてきた場合には、それら各
演算処理装置相互の優先順位を判定して優先順位の最も
高い演算処理装置を選択し、その演算処理装置に共有メ
モリ許可信号を送出する。
号を受けると、それに対応してその演算処理装置に共有
メモリ許可信号を送り、複数の演算処理装置から同時に
共有メモリ要求信号が送られてきた場合には、それら各
演算処理装置相互の優先順位を判定して優先順位の最も
高い演算処理装置を選択し、その演算処理装置に共有メ
モリ許可信号を送出する。
以下、この発明の一実施例を図について説明する。第1
図において、18〜ICは演算処理装置、2a〜2c、
3a〜3cはメモリ、4は共有メモリ、10a 〜10
cはデータ・バス、112〜11Cはアドレス・バス、
12a〜12cは共有メモリ要求信号線、13a〜13
bは共有メモリ許可信号線であり、第3図に同一符号を
付した従来のそれらと同一、あるいは相当部分であるた
め詳細な説明は省略する。また、9は各演算処理装置1
a〜lbのいずれかが共有メモリ4をアクセスするとき
に発生する共有メモリ要求信号を受けると、当該演算処
理装置に対して共有メモリ4の使用を許可する共有メモ
リ許可信号を送出し、複数の演算処理装置から同時に共
有メモリ要求信号が発生した場合、予め演算処理装置1
a〜lbの各々に付与されている優先順位に基づいて、
共有メモリ要求信号を発生させた演算処理装置中の1つ
を選択し、その演算処理装置に共有メモリ許可信号を送
出する優先度決定回路である。
図において、18〜ICは演算処理装置、2a〜2c、
3a〜3cはメモリ、4は共有メモリ、10a 〜10
cはデータ・バス、112〜11Cはアドレス・バス、
12a〜12cは共有メモリ要求信号線、13a〜13
bは共有メモリ許可信号線であり、第3図に同一符号を
付した従来のそれらと同一、あるいは相当部分であるた
め詳細な説明は省略する。また、9は各演算処理装置1
a〜lbのいずれかが共有メモリ4をアクセスするとき
に発生する共有メモリ要求信号を受けると、当該演算処
理装置に対して共有メモリ4の使用を許可する共有メモ
リ許可信号を送出し、複数の演算処理装置から同時に共
有メモリ要求信号が発生した場合、予め演算処理装置1
a〜lbの各々に付与されている優先順位に基づいて、
共有メモリ要求信号を発生させた演算処理装置中の1つ
を選択し、その演算処理装置に共有メモリ許可信号を送
出する優先度決定回路である。
また、第2図はこの優先度決定回路9の詳細を示す理論
回路図であり、図において、20a〜20Cは共有メモ
リ要求信号線12a〜12cより送られてくる共有メモ
リ要求信号の入力を制御するフリップ・フロップ、21
b、21Cおよび22b、22cは各演算処理装置1a
−1cに対して優先順位を設定し、共有メモリ許可信号
を共有メモリ許可信号線13a〜13cへ送出するアン
ドゲートおよびインバータ、23a〜23cは共有メモ
リ許可信号線13 a〜13cに共有メモリ許可信号が
送出されている間、前記フリップ・フロップ20a〜2
0cへのクロック信号を無効にするオアゲートである。
回路図であり、図において、20a〜20Cは共有メモ
リ要求信号線12a〜12cより送られてくる共有メモ
リ要求信号の入力を制御するフリップ・フロップ、21
b、21Cおよび22b、22cは各演算処理装置1a
−1cに対して優先順位を設定し、共有メモリ許可信号
を共有メモリ許可信号線13a〜13cへ送出するアン
ドゲートおよびインバータ、23a〜23cは共有メモ
リ許可信号線13 a〜13cに共有メモリ許可信号が
送出されている間、前記フリップ・フロップ20a〜2
0cへのクロック信号を無効にするオアゲートである。
次に、動作について説明する。
第1図において、演算処理装置1a〜1cのいずれか例
えば演算処理装置1cが共有メモリ4へのアクセスを要
求する場合には、演算処理装置1cは共有メモリ要求信
号線12cにて優先度決定回路9に共有メモリ要求信号
を送る。
えば演算処理装置1cが共有メモリ4へのアクセスを要
求する場合には、演算処理装置1cは共有メモリ要求信
号線12cにて優先度決定回路9に共有メモリ要求信号
を送る。
ここで、他の演算処理装置1a〜1cが共有メモリ4へ
のアクセスを要求していない場合には、優先度決定回路
9は共有メモリ許可信号線13cより共有メモリ要求信
号を出している演算処理装置ICに対して共有メモリ許
可信号を送る。
のアクセスを要求していない場合には、優先度決定回路
9は共有メモリ許可信号線13cより共有メモリ要求信
号を出している演算処理装置ICに対して共有メモリ許
可信号を送る。
ところが、他の演算処理装置1a、lbも共有メモリ4
へのアクセスを要求している場合には、優先度決定回路
9は共有メモリ要求信号を出している各演算処理装置1
a〜1cの中で最も優先順位の高い演算処理装置1aを
選択し、その演算処理装置1aに共有メモリ許可信号を
送る。
へのアクセスを要求している場合には、優先度決定回路
9は共有メモリ要求信号を出している各演算処理装置1
a〜1cの中で最も優先順位の高い演算処理装置1aを
選択し、その演算処理装置1aに共有メモリ許可信号を
送る。
即ち、第2図において、全ての演算処理装置13〜IC
が共有メモリ4へのアクセスを要求していない場合には
、優先度決定回路9に共有メモリ要求信号が送られてこ
ないので、共有メモリ要求信号線12a〜12cは全て
ローレベル(無意)となっている。
が共有メモリ4へのアクセスを要求していない場合には
、優先度決定回路9に共有メモリ要求信号が送られてこ
ないので、共有メモリ要求信号線12a〜12cは全て
ローレベル(無意)となっている。
従って、共有メモリ許可信号線13aは、共有メモリ要
求信号線12aのローレベルによってフリップフロップ
20aの出力がローレベルとなるため、やはりローレベ
ルである。また、共有メモリ許可信号線13bは、共有
メモリ要求信号12bのローレベルによってフリップフ
ロップ20bの出力がローレベルとなるため、アンドゲ
ート21bの出力がローレベルとなり、やはりローレベ
ルである。同様にして、共有メモリ要求信号線12Cの
ローレベルによってフリップフロップ20cの出力がロ
ーレベルとなるため、アンドゲート21Cの出力がロー
レベルとなり、共有メモリ許可信号線13cもやはりロ
ーレベルである。このように、どの演算処理装置1a〜
1cも共有メモリ4へのアクセスを要求していない場合
には、共有メモリ許可信号が優先度決定回路9のどの共
有メモリ許可信号線13a〜13cからも演算処理装置
1 a = 1 cへ送られていない。
求信号線12aのローレベルによってフリップフロップ
20aの出力がローレベルとなるため、やはりローレベ
ルである。また、共有メモリ許可信号線13bは、共有
メモリ要求信号12bのローレベルによってフリップフ
ロップ20bの出力がローレベルとなるため、アンドゲ
ート21bの出力がローレベルとなり、やはりローレベ
ルである。同様にして、共有メモリ要求信号線12Cの
ローレベルによってフリップフロップ20cの出力がロ
ーレベルとなるため、アンドゲート21Cの出力がロー
レベルとなり、共有メモリ許可信号線13cもやはりロ
ーレベルである。このように、どの演算処理装置1a〜
1cも共有メモリ4へのアクセスを要求していない場合
には、共有メモリ許可信号が優先度決定回路9のどの共
有メモリ許可信号線13a〜13cからも演算処理装置
1 a = 1 cへ送られていない。
また、全ての共有メモリ許可信号線13a〜13Cがロ
ーレベルであるので、オアゲート23a〜23Cではク
ロック信号がそのままフリップフロップ20a〜20c
のクロック端子に入力されている。そのため、クロック
端子にクロック信号が入力されている各フリップ・フロ
ップ20a〜20Cは、共有メモリ要求信号線12a〜
12cからの共有メモリ要求信号を保留することなく、
優先度決定回路9は共有メモリ要求信号の受は付けが可
能な状態にある。
ーレベルであるので、オアゲート23a〜23Cではク
ロック信号がそのままフリップフロップ20a〜20c
のクロック端子に入力されている。そのため、クロック
端子にクロック信号が入力されている各フリップ・フロ
ップ20a〜20Cは、共有メモリ要求信号線12a〜
12cからの共有メモリ要求信号を保留することなく、
優先度決定回路9は共有メモリ要求信号の受は付けが可
能な状態にある。
次に、演算処理装置1cのみが共有メモリ4へのアクセ
スを要求した場合には、演算処理装置ICから優先度決
定回路9へ共有メモリ要求信号が送られて、共有メモリ
要求信号′a12cはハイレベル(有意)となる。
スを要求した場合には、演算処理装置ICから優先度決
定回路9へ共有メモリ要求信号が送られて、共有メモリ
要求信号′a12cはハイレベル(有意)となる。
この時、共有メモリ許可信号線13a、13bは、前述
の通りローレベルのままである。ところが、アンドゲー
ト22cのフリップ・フロップ20a、 2Qbから
の入力には、共有メモリ要求信号12a、12bがロー
レベルなので、インバータ22b、22cによって反転
されたハイレベルの信号が入力され、フリップ・フロッ
プ20cからの入力にも、共有メモリ要求信号線12C
がハイレベルであるためハイレベルの信号が入力される
。
の通りローレベルのままである。ところが、アンドゲー
ト22cのフリップ・フロップ20a、 2Qbから
の入力には、共有メモリ要求信号12a、12bがロー
レベルなので、インバータ22b、22cによって反転
されたハイレベルの信号が入力され、フリップ・フロッ
プ20cからの入力にも、共有メモリ要求信号線12C
がハイレベルであるためハイレベルの信号が入力される
。
従って、アンドゲート21cの出力がハイレベルとなる
ため、共有メモリ許可信号線13cはハイレベルとなる
。これにより、共有メモリ許可信号が優先度決定回路9
から演算処理装置1cに送られる。
ため、共有メモリ許可信号線13cはハイレベルとなる
。これにより、共有メモリ許可信号が優先度決定回路9
から演算処理装置1cに送られる。
また、共有メモリ許可信号線13Cがハイレベルである
ため、オアゲート23a、23bには、ハイレベルの信
号が入力されるので、このオアゲート23a、23bの
出力はクロック信号に関係なくハイレベルのままとなる
。このため、フリップ・フロップ20a、20bはクロ
ック端子がハイレベルに固定されるため、共有メモリ要
求信号によって共有メモリ要求信号線12aあるいは1
2bがハイレベルになっても、その信号はフリップ・フ
ロップ20a、20bで保留され、優先度決定回路9は
その共有メモリ要求信号を受は付けない。
ため、オアゲート23a、23bには、ハイレベルの信
号が入力されるので、このオアゲート23a、23bの
出力はクロック信号に関係なくハイレベルのままとなる
。このため、フリップ・フロップ20a、20bはクロ
ック端子がハイレベルに固定されるため、共有メモリ要
求信号によって共有メモリ要求信号線12aあるいは1
2bがハイレベルになっても、その信号はフリップ・フ
ロップ20a、20bで保留され、優先度決定回路9は
その共有メモリ要求信号を受は付けない。
このようにして共有メモリ許可信号が与えられた演算処
理装置1cは、共有メモリ4ヘデータ・バス10cおよ
びアドレス・バスllcにてデータとアドレス信号を送
って、そのデータをアドレス信号の指定するアドレスに
書込み、あるいは、アドレス・バスllcにてアドレス
信号を送り、共有メモリ4の該当アドレスのデータをデ
ータ・バス10cに読出す。このような共有メモリ4へ
のアクセス中に、より優先順位の高い演算処理装置1a
もしくは1bが共有メモリ4へのアクセスを要求してき
ても、前記演算処理装置1cは共存メモリ4へのアクセ
スをamする。
理装置1cは、共有メモリ4ヘデータ・バス10cおよ
びアドレス・バスllcにてデータとアドレス信号を送
って、そのデータをアドレス信号の指定するアドレスに
書込み、あるいは、アドレス・バスllcにてアドレス
信号を送り、共有メモリ4の該当アドレスのデータをデ
ータ・バス10cに読出す。このような共有メモリ4へ
のアクセス中に、より優先順位の高い演算処理装置1a
もしくは1bが共有メモリ4へのアクセスを要求してき
ても、前記演算処理装置1cは共存メモリ4へのアクセ
スをamする。
つまり、ある演算処理装置が共有メモリ4をアクセスし
ている間は、より優先度の高い他の演算処理装置が共有
メモリ4を要求しても、その演算処理装置から出された
共有メモリ要求信号を優先度決定回路9が受は付けを保
留するので、共有メモリ4をアクセス中の演算処理装置
がそのまま共有メモリ4のアクセスを続ける。そして、
前記演算処理装置が共有メモリ4のアクセスを終了した
時点で、優先度決定回路9が保留していた共有メモリ要
求信号を受は付ける。
ている間は、より優先度の高い他の演算処理装置が共有
メモリ4を要求しても、その演算処理装置から出された
共有メモリ要求信号を優先度決定回路9が受は付けを保
留するので、共有メモリ4をアクセス中の演算処理装置
がそのまま共有メモリ4のアクセスを続ける。そして、
前記演算処理装置が共有メモリ4のアクセスを終了した
時点で、優先度決定回路9が保留していた共有メモリ要
求信号を受は付ける。
次に、全ての演算処理装置1a〜ICが同時に共有メモ
リ4へのアクセスを要求した場合は、全ての演算処理装
置1a〜ICから優先度決定回路9へ共有メモリ要求信
号が送られて、全ての共有メモリ要求信号線がハイレベ
ルとなる。
リ4へのアクセスを要求した場合は、全ての演算処理装
置1a〜ICから優先度決定回路9へ共有メモリ要求信
号が送られて、全ての共有メモリ要求信号線がハイレベ
ルとなる。
この時、共有メモリ許可信号線13aは、共有メモリ要
求信号FfIA12 aのハイレベルによってフリップ
フロップ20aの出力がハイレベルとなるためハイレベ
ルとなる。また、共有メモリ許可信号線13b、13c
は、フリップフロップ20aの出力がハイレベルとなる
ため、アンドゲート21b、21cにはインバータ22
bで反転されたローレベルの信号が入力され、その出力
がローレベルとなるのでLowである。このことにより
、優先度決定回路9は、最も優先順位の高い演算処理装
置1aにのみ共有メモリ許可信号を送る。
求信号FfIA12 aのハイレベルによってフリップ
フロップ20aの出力がハイレベルとなるためハイレベ
ルとなる。また、共有メモリ許可信号線13b、13c
は、フリップフロップ20aの出力がハイレベルとなる
ため、アンドゲート21b、21cにはインバータ22
bで反転されたローレベルの信号が入力され、その出力
がローレベルとなるのでLowである。このことにより
、優先度決定回路9は、最も優先順位の高い演算処理装
置1aにのみ共有メモリ許可信号を送る。
また、共有メモリ許可信号線13aによって演算処理装
置1aに共有メモリ許可信号を送っている間は、前述の
演算処理装置ICがアクセス要求した場合と同様にして
、優先度決定回路9は共有メモリ要求信号の受は付けを
保留する。
置1aに共有メモリ許可信号を送っている間は、前述の
演算処理装置ICがアクセス要求した場合と同様にして
、優先度決定回路9は共有メモリ要求信号の受は付けを
保留する。
なお、上記実施例では、優先度の低い演算処理装置でも
共有メモリをアクセス中であれば、優先順位の高い演算
処理装置が共有メモリ要求信号を出しても、その信号を
優先度決定回路は受は付けないものについて説明したが
、優先度決定回路内のフリップ・フロップを除くことに
より、優先順位の低い演算処理装置が共有メモリをアク
セス中であっても、優先順位の高い演算処理装置が共有
メモリ要求信号を発生すると、即座に優先順位の低い演
算処理装置へ共有メモリ許可信号を送るのをやめ、優先
順位の高い演算処理装置に共有メモリ許可信号を送って
、それにアクセス権を与えるようにしてもよく、よりリ
アルタイム性の高いシステムを組むことが可能となる。
共有メモリをアクセス中であれば、優先順位の高い演算
処理装置が共有メモリ要求信号を出しても、その信号を
優先度決定回路は受は付けないものについて説明したが
、優先度決定回路内のフリップ・フロップを除くことに
より、優先順位の低い演算処理装置が共有メモリをアク
セス中であっても、優先順位の高い演算処理装置が共有
メモリ要求信号を発生すると、即座に優先順位の低い演
算処理装置へ共有メモリ許可信号を送るのをやめ、優先
順位の高い演算処理装置に共有メモリ許可信号を送って
、それにアクセス権を与えるようにしてもよく、よりリ
アルタイム性の高いシステムを組むことが可能となる。
以上のようにこの発明によれば、複数の演算処理装置か
ら同時に共有メモリ要求信号を受けた場合、優先順位の
最も高い演算処理装置を選択してその演算処理装置に共
有メモリ許可信号を送出するように構成したので、続け
て共有メモリをアクセスするような場合の待ち時間が短
縮され、効率のよいシステムが構築できる効果がある。
ら同時に共有メモリ要求信号を受けた場合、優先順位の
最も高い演算処理装置を選択してその演算処理装置に共
有メモリ許可信号を送出するように構成したので、続け
て共有メモリをアクセスするような場合の待ち時間が短
縮され、効率のよいシステムが構築できる効果がある。
第1図はこの発明の一実施例によるマルチ・プロセッサ
・システムを示すブロック図、第2図はその優先度決定
回路の詳細を示す理論回路図、第3図は従来のマルチ・
プロセッサ・システムを示すブロック図である。 1a−1cは演算処理装置、4は共有メモリ、9は優先
度決定回路。 なお、図中、同一符号は同一、又は相当部分を示す。
・システムを示すブロック図、第2図はその優先度決定
回路の詳細を示す理論回路図、第3図は従来のマルチ・
プロセッサ・システムを示すブロック図である。 1a−1cは演算処理装置、4は共有メモリ、9は優先
度決定回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 各種演算処理を実行する複数の演算処理装置と、前記各
演算処理装置が共用できる領域を有する共有メモリを備
えたマルチ・プロセッサ・システムにおいて、前記各演
算処理装置が前記共有メモリをアクセスするときに発生
する共有メモリ要求信号を受けると、その演算処理装置
に対して前記共有メモリの使用を許可する共有メモリ許
可信号を送出し、複数の前記演算処理装置から同時に前
記共有メモリ要求信号が発生した場合、予め前記各演算
処理装置の各々に付与されている優先順位に従って、前
記共有メモリ要求信号を発生させた前記演算処理装置中
の1つを選択し、その演算処理装置に前記共有メモリ許
可信号を送出する優先度決定回路を設けたことを特徴と
するマルチ・プロセッサ・システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9387788A JPH01265355A (ja) | 1988-04-15 | 1988-04-15 | マルチ・プロセッサ・システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9387788A JPH01265355A (ja) | 1988-04-15 | 1988-04-15 | マルチ・プロセッサ・システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01265355A true JPH01265355A (ja) | 1989-10-23 |
Family
ID=14094704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9387788A Pending JPH01265355A (ja) | 1988-04-15 | 1988-04-15 | マルチ・プロセッサ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01265355A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008118672A (ja) * | 2002-09-20 | 2008-05-22 | Ricoh Co Ltd | 画像形成装置,共有データ管理方法および共有データ管理システム |
-
1988
- 1988-04-15 JP JP9387788A patent/JPH01265355A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008118672A (ja) * | 2002-09-20 | 2008-05-22 | Ricoh Co Ltd | 画像形成装置,共有データ管理方法および共有データ管理システム |
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