JPS625635A - 電子デバイスの電極の形成方法 - Google Patents
電子デバイスの電極の形成方法Info
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- JPS625635A JPS625635A JP14620685A JP14620685A JPS625635A JP S625635 A JPS625635 A JP S625635A JP 14620685 A JP14620685 A JP 14620685A JP 14620685 A JP14620685 A JP 14620685A JP S625635 A JPS625635 A JP S625635A
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- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアルミニウム系金属を電極配線に用いたシリコ
ン半導体デバイスの耐熱性があるオーミックス電極及び
ショットキー電極の製造方法に関する。
ン半導体デバイスの耐熱性があるオーミックス電極及び
ショットキー電極の製造方法に関する。
（従来の技術）
アルミニウム系金属を電極配線として使用したオーミッ
ク電極やシミツトキー電極において、アルミニウム系電
極配線形成後に行うシンターに対する耐熱性を向上させ
たオーミック電極の従来の製造方法としては、例えば、
ジャーナル・オプーアプライドーフィジックス（Ｊｏｕ
ｒｎａｌ ｏｆＡｐｐｌｉｅｄ ｐｈｙ８１ｅ３）
誌第５０巻第１１号第６９１５〜６９２６頁（１９７９
年）に記載されている様に、電極を形成すべきシリコン
表面に高融点金属であるＭｏを堆積した後、６０００Ｃ
のアニールを行って〜２５００ＡのＭｏ Ｓ ｉ ２を
形成した後アルミニウム電極配線を形成する方法が知ら
れている。この方法は熱反応で形成したＭｏ５１１ｇを
アルミニウムとシリコンとの相互拡散を防止するための
バリヤ層として用いることを意図したものである。
ク電極やシミツトキー電極において、アルミニウム系電
極配線形成後に行うシンターに対する耐熱性を向上させ
たオーミック電極の従来の製造方法としては、例えば、
ジャーナル・オプーアプライドーフィジックス（Ｊｏｕ
ｒｎａｌ ｏｆＡｐｐｌｉｅｄ ｐｈｙ８１ｅ３）
誌第５０巻第１１号第６９１５〜６９２６頁（１９７９
年）に記載されている様に、電極を形成すべきシリコン
表面に高融点金属であるＭｏを堆積した後、６０００Ｃ
のアニールを行って〜２５００ＡのＭｏ Ｓ ｉ ２を
形成した後アルミニウム電極配線を形成する方法が知ら
れている。この方法は熱反応で形成したＭｏ５１１ｇを
アルミニウムとシリコンとの相互拡散を防止するための
バリヤ層として用いることを意図したものである。
（発明が解決しようとする問題点）
しかしながら、前記従来法で形成したオーミック電極に
５３４℃、３０分間のシンターを実施した場合、熱反応
で形成したＭｏ Ｓ ｉ、膜内のピンホール等を介して
Ｍｏ Ｓ ｉ ！層下のシリコンがアルミニウム電極配
線中へ移送され、Ｍｏ Ｓ ｉ ２膜のバリヤ性がない
ことが示されている。高融点金属シリサイドがシンター
に対して不十分な耐熱性しか示さない大きな要因は、熱
反応で形成される高融点金属シリサイド膜の膜質の不均
一性にある。
５３４℃、３０分間のシンターを実施した場合、熱反応
で形成したＭｏ Ｓ ｉ、膜内のピンホール等を介して
Ｍｏ Ｓ ｉ ！層下のシリコンがアルミニウム電極配
線中へ移送され、Ｍｏ Ｓ ｉ ２膜のバリヤ性がない
ことが示されている。高融点金属シリサイドがシンター
に対して不十分な耐熱性しか示さない大きな要因は、熱
反応で形成される高融点金属シリサイド膜の膜質の不均
一性にある。
本発明の目的はシンターに対して少なくとも５５０℃の
耐熱性を持ったオーミック電極及びショットキー電極の
製造方法を提供することにある。
耐熱性を持ったオーミック電極及びショットキー電極の
製造方法を提供することにある。
（問題点を解決するための手段）
本発明によれば、電極を形成すべき単結晶シリコン表面
又は多結晶シリコン表面に高融点金属を堆積する工程と
、イオン注入を行って該高融点金属と前記シリコン表面
との界面を混合させ、４００〜６００’Ｃのアニールを
行ない、その後１反応せずに残った高融点金属をエツチ
ング除去し、前記高融点金属のシリサイド層を前記電極
を形成すべき単結晶シリコン表面又は多結晶シリコン表
面に選択的に形成する工程と、８００℃以上の温度で非
還元性雰囲気で熱処理を行う工程と、前記シリサイド層
の表面にＳｉを含むＡＡ’ｉｔ極配線を接触させて形成
する工程とを含むことを特徴とする電子デバイスのに極
の形成方法が得られる。
又は多結晶シリコン表面に高融点金属を堆積する工程と
、イオン注入を行って該高融点金属と前記シリコン表面
との界面を混合させ、４００〜６００’Ｃのアニールを
行ない、その後１反応せずに残った高融点金属をエツチ
ング除去し、前記高融点金属のシリサイド層を前記電極
を形成すべき単結晶シリコン表面又は多結晶シリコン表
面に選択的に形成する工程と、８００℃以上の温度で非
還元性雰囲気で熱処理を行う工程と、前記シリサイド層
の表面にＳｉを含むＡＡ’ｉｔ極配線を接触させて形成
する工程とを含むことを特徴とする電子デバイスのに極
の形成方法が得られる。
（作用）
本発明においてアルミニウム系電極配線とシリコン表面
との間にバリヤメタルとして介在させる高融点金属シリ
サイドは、シリコン表面に形成された高触点金属膜を通
してイオン注入を行ってシリコン表面と高融点金１ｉＡ
Ｉｌとの界面を混合させた後、４００〜６００℃のア
ニールを行ってシリサイド形成を行う方法によって形成
されているために、平滑かつ均一な膜質を写しており、
ピンホール等を介してのシリコンのアルミニウム系＝ａ
配線の移送が抑えられており、バリヤメタルとじて有効
である。、４００〜６００℃に限定したのはイオン注入
後にいきなり高温のアニールを行うと、シリサイドがは
みだして形成され自己整合性がなくなるからである。
との間にバリヤメタルとして介在させる高融点金属シリ
サイドは、シリコン表面に形成された高触点金属膜を通
してイオン注入を行ってシリコン表面と高融点金１ｉＡ
Ｉｌとの界面を混合させた後、４００〜６００℃のア
ニールを行ってシリサイド形成を行う方法によって形成
されているために、平滑かつ均一な膜質を写しており、
ピンホール等を介してのシリコンのアルミニウム系＝ａ
配線の移送が抑えられており、バリヤメタルとじて有効
である。、４００〜６００℃に限定したのはイオン注入
後にいきなり高温のアニールを行うと、シリサイドがは
みだして形成され自己整合性がなくなるからである。
また二度目のアニールを８００℃以上の非還元性雰囲気
で行うのは平滑かつ均一な膜質を保ちながらシリサイド
の低抵抗化とイオン注入の損傷回復を同時に行うためで
ある。
で行うのは平滑かつ均一な膜質を保ちながらシリサイド
の低抵抗化とイオン注入の損傷回復を同時に行うためで
ある。
またＡＪ電電極線線中Ｓｉの含有量があまり多いと、シ
ンターしたときＳｉの析出物が形成され高抵抗になる恐
れがあるので３重量パーセント以下が望ましい。
ンターしたときＳｉの析出物が形成され高抵抗になる恐
れがあるので３重量パーセント以下が望ましい。
（実施例）
以下、図示の実施例により本発明の土延遣方法を説明す
る、第１図（ａ）〜（ｄ）は本発明の製造工程の一例を
示した概略断面図である。
る、第１図（ａ）〜（ｄ）は本発明の製造工程の一例を
示した概略断面図である。
まず、アクセプタ濃Ｗ ６．５ Ｘ １０” Ｃｎｔ＝
のＰ型単結晶Ｓｉ基板１１を用量し１通常のＬＯＣＯ８
法により５ｏｏｏＡのフィールド酸化膜１２を形成した
（第１図（ａ））。次に、薄いＨＦ溶液にてシリサイド
層を形成すべきシリコン表面を清浄にした後、マグネト
ロンスパッタリングにより＋Ｑさ４ｏｏＡのＭｏ膜１３
を形成し第１図（ｂ）の構造とした、次に、Ｍｏ膜１３
を通してＳｉイオン注入をイオンエネルギー８０ ｋｅ
Ｖで５×１０１ｓｃＩｒＬ−２行イ、シリコン基板１１
とＭＯ膜１３との界面を混合した後、ドーパントイオン
であるＡ８イオンをイオンエネルギー１４０ｋｅＶでＩ
Ｘ Ｉ Ｑ” ｃｍ−”注入した後、Ｈ４カス中で５
５０℃、２０分間のアニールを行い、次に、ル０．系エ
ツチング液にてフィールド酸化膜１２上の未反応なＭｏ
膜をエツチングすることにより、第１Ｉ図（ｅ）に示す
様にＭｏ Ｓ ｉ ＠膜１４を選択的に形成し、かつＭ
ｏ Ｓ ｉ を膜１４に自己整合力にＡｓドーピング層
１５を形成した◎ 次に、ＣＶＤ法により厚さ６５００人の層間５ｉｎｔ膜
１６を堆積した後、Ｓｉｎ、膜の緻密化のため９００℃
、２０分間の熱処理を行い、その後、コンタクトホール
を開口後、１．２μｍのＡｌ−２％Ｓｉをスパッタリン
グにより形成し１通常のフォトエラ千ン〃゛法によりＡ
ｌ−２％Ｓｉ電極配線ｉ７を形成し第１図（ｄ）の構造
を得た。以上の本発明の手順に従って形成した ｋｌ−
２％Ｓ ｉ／Ｍｏｇ １ ｔ／ ｎ −ｐ（接合深さ０
．１６μｍ）電極（接合面ａｔ ； ３００／ｊｍＸ３
００μｍ。
のＰ型単結晶Ｓｉ基板１１を用量し１通常のＬＯＣＯ８
法により５ｏｏｏＡのフィールド酸化膜１２を形成した
（第１図（ａ））。次に、薄いＨＦ溶液にてシリサイド
層を形成すべきシリコン表面を清浄にした後、マグネト
ロンスパッタリングにより＋Ｑさ４ｏｏＡのＭｏ膜１３
を形成し第１図（ｂ）の構造とした、次に、Ｍｏ膜１３
を通してＳｉイオン注入をイオンエネルギー８０ ｋｅ
Ｖで５×１０１ｓｃＩｒＬ−２行イ、シリコン基板１１
とＭＯ膜１３との界面を混合した後、ドーパントイオン
であるＡ８イオンをイオンエネルギー１４０ｋｅＶでＩ
Ｘ Ｉ Ｑ” ｃｍ−”注入した後、Ｈ４カス中で５
５０℃、２０分間のアニールを行い、次に、ル０．系エ
ツチング液にてフィールド酸化膜１２上の未反応なＭｏ
膜をエツチングすることにより、第１Ｉ図（ｅ）に示す
様にＭｏ Ｓ ｉ ＠膜１４を選択的に形成し、かつＭ
ｏ Ｓ ｉ を膜１４に自己整合力にＡｓドーピング層
１５を形成した◎ 次に、ＣＶＤ法により厚さ６５００人の層間５ｉｎｔ膜
１６を堆積した後、Ｓｉｎ、膜の緻密化のため９００℃
、２０分間の熱処理を行い、その後、コンタクトホール
を開口後、１．２μｍのＡｌ−２％Ｓｉをスパッタリン
グにより形成し１通常のフォトエラ千ン〃゛法によりＡ
ｌ−２％Ｓｉ電極配線ｉ７を形成し第１図（ｄ）の構造
を得た。以上の本発明の手順に従って形成した ｋｌ−
２％Ｓ ｉ／Ｍｏｇ １ ｔ／ ｎ −ｐ（接合深さ０
．１６μｍ）電極（接合面ａｔ ； ３００／ｊｍＸ３
００μｍ。
Ａｌ −２（ｉ Ｓ ｆ／ＭｏＳ ｔ、コン〜タクト面
積；２５０ＡｒｎＸ４０μｍ）の５５０℃、３０分間の
シンター後の逆方向り・−り電流の逆方向電圧依存性を
第２図に示す（測定サンプル数５）。通常の動作電圧で
ある１０Ｖ以下の逆方向電圧の領域では１０−”Ａ台の
小さいリーク電流である。このレベルのリーク電流は現
在シリコンデバイスの電極として使用されているＡｓイ
オン注入のみで形成されたｎ −ｐ接合（接合深さ０．
２５μｍ）の４５０℃のシンター後のリークレベルとほ
ぼ同様である。ｐｎ接合上に形成されたバリヤメタルの
バリヤ性の評価指標としては接合深さに対するリーク電
流の関係が挙げられるが、本発明の製造方法で形成した
場合ｌこは。
積；２５０ＡｒｎＸ４０μｍ）の５５０℃、３０分間の
シンター後の逆方向り・−り電流の逆方向電圧依存性を
第２図に示す（測定サンプル数５）。通常の動作電圧で
ある１０Ｖ以下の逆方向電圧の領域では１０−”Ａ台の
小さいリーク電流である。このレベルのリーク電流は現
在シリコンデバイスの電極として使用されているＡｓイ
オン注入のみで形成されたｎ −ｐ接合（接合深さ０．
２５μｍ）の４５０℃のシンター後のリークレベルとほ
ぼ同様である。ｐｎ接合上に形成されたバリヤメタルの
バリヤ性の評価指標としては接合深さに対するリーク電
流の関係が挙げられるが、本発明の製造方法で形成した
場合ｌこは。
接合深さが０．１３μｍと浅い場合にも、接合深さが０
．２６μｍと深いものに対しても同様なリークレベルで
あった。第３図に第１図の実施例に従って形成した試料
の４５０℃、５００℃、５５０℃で３０分間のシンター
を行った場合の逆方向電圧５■における逆方向リーク電
流の値を示す。シンター＠度の違いによる逆方向リーク
電流の差は１ ｐＡ程度である。
．２６μｍと深いものに対しても同様なリークレベルで
あった。第３図に第１図の実施例に従って形成した試料
の４５０℃、５００℃、５５０℃で３０分間のシンター
を行った場合の逆方向電圧５■における逆方向リーク電
流の値を示す。シンター＠度の違いによる逆方向リーク
電流の差は１ ｐＡ程度である。
（発明の効果）
この様に、本発明の製造方法で形成したオーミック電極
は５５０℃までのシンターに対する耐熱性を持つことが
わかる。更に、本発明の製造方法ｌこよろオーミック電
極の接合深さはＭｏ Ｓ ｉ ｚ膜の０．１μｍの膜厚
分を含んで０．１５μｍ８度と非常に浅いにかかわらず
５５０℃のシンターの耐熱性を有しており、サブミクロ
ンＭＯ８ＦＥＴで代表される微細半導体素子における′
ｒｔ極に有用である。特に、アルミニウム系金属配線の
サブミクロン寸法の加工に成子ビームやＸ線露光等を用
いた場合にＭＯ８界面に導入される損傷を十分に回復さ
せうる５５０℃の高温シンターを本発明の製造方法によ
る電極Ｉこ実施することができる〇 前記実施例においてはＡＩ！注入によるｎ−ｐ接合の場
合を示したが、Ｂ注入によるｐ−ｎ接合の場合も同様に
卓効があった。更に、ドーパントイオン注入を行わない
でＳｉ注大のみによってショットキー電極を形成した場
合にも５５０℃のシンター耐熱性が確保された。才だ、
実施例では？ｖＩｃ）Ｓｉ、膜をバリヤメタルとして用
いた場合を示したが、ＷＳｉ２ 、 Ｔａ５ｉｌの場合
も同様に卓効があった。また前記実施例では単結晶シリ
コンの場合を述べたが多結晶シリコンの場合も同様であ
る。たとえばＭｏｓトラレジスタ２４のゲート電極コン
タクトに用いれば良好なつまり低いコンタクト抵抗が維
持できた。
は５５０℃までのシンターに対する耐熱性を持つことが
わかる。更に、本発明の製造方法ｌこよろオーミック電
極の接合深さはＭｏ Ｓ ｉ ｚ膜の０．１μｍの膜厚
分を含んで０．１５μｍ８度と非常に浅いにかかわらず
５５０℃のシンターの耐熱性を有しており、サブミクロ
ンＭＯ８ＦＥＴで代表される微細半導体素子における′
ｒｔ極に有用である。特に、アルミニウム系金属配線の
サブミクロン寸法の加工に成子ビームやＸ線露光等を用
いた場合にＭＯ８界面に導入される損傷を十分に回復さ
せうる５５０℃の高温シンターを本発明の製造方法によ
る電極Ｉこ実施することができる〇 前記実施例においてはＡＩ！注入によるｎ−ｐ接合の場
合を示したが、Ｂ注入によるｐ−ｎ接合の場合も同様に
卓効があった。更に、ドーパントイオン注入を行わない
でＳｉ注大のみによってショットキー電極を形成した場
合にも５５０℃のシンター耐熱性が確保された。才だ、
実施例では？ｖＩｃ）Ｓｉ、膜をバリヤメタルとして用
いた場合を示したが、ＷＳｉ２ 、 Ｔａ５ｉｌの場合
も同様に卓効があった。また前記実施例では単結晶シリ
コンの場合を述べたが多結晶シリコンの場合も同様であ
る。たとえばＭｏｓトラレジスタ２４のゲート電極コン
タクトに用いれば良好なつまり低いコンタクト抵抗が維
持できた。
第１図（ａ）〜（ｄ）は本発明の実施例を示す［所面図
。 図中１１はＰ型Ｓｉ基板、１２フイールド酸化１摸、１
３はＭｏ膜、１４はＭｏ Ｓ ｔ ｔ 膜、１５はドー
ピング層、１６は層間Ｓ ｉＯ，膜、１７はＡｌ−２φ
Ｓｉ’α極配線を示す。第２図は本方法ｌこよって形成
したＡｌ−２％ＳしＭｏＳｉ、／ｎ−Ｐ接合の５５０℃
、３０分間のシンター後の逆方向特性図。第３図は同上
の４５０℃、５００℃、５５０℃の逆方同室ＥＥ５Ｖに
おけるリークのシンター温Ｉｆ依存性を示す図。 第 １ （２） 第２図 ＡＬ−２’１０５Ｊ１０５Ｊ？／ｎ”−Ｆ＃合の５５０
′Ｃ２３０分間のシシター膣の在方陶詩小生逆力間Ｖ、
万（Ｖ゛〕
。 図中１１はＰ型Ｓｉ基板、１２フイールド酸化１摸、１
３はＭｏ膜、１４はＭｏ Ｓ ｔ ｔ 膜、１５はドー
ピング層、１６は層間Ｓ ｉＯ，膜、１７はＡｌ−２φ
Ｓｉ’α極配線を示す。第２図は本方法ｌこよって形成
したＡｌ−２％ＳしＭｏＳｉ、／ｎ−Ｐ接合の５５０℃
、３０分間のシンター後の逆方向特性図。第３図は同上
の４５０℃、５００℃、５５０℃の逆方同室ＥＥ５Ｖに
おけるリークのシンター温Ｉｆ依存性を示す図。 第 １ （２） 第２図 ＡＬ−２’１０５Ｊ１０５Ｊ？／ｎ”−Ｆ＃合の５５０
′Ｃ２３０分間のシシター膣の在方陶詩小生逆力間Ｖ、
万（Ｖ゛〕
Claims (1)
- 電極を形成すべき単結晶シリコン表面又は多結晶シリ
コン表面に高融点金属を堆積する工程と、イオン注入を
行って該高融点金属と前記シリコン表面との界面を混合
させ、４００〜６００℃の熱処理を行ない、その後、反
応せずに残った高融点金属をエッチング除去し、前記高
融点金属のシリサイド層を前記電極を形成すべきシリコ
ン表面に選択的に形成する工程と、８００℃以上の温度
で非還元性雰囲気で熱処理を行う工程と、前記シリサイ
ド層の表面にＳｉを含むＡｌ電極配線を接触させて形成
する工程とを含むことを特徴とする電子デバイスの電極
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14620685A JPS625635A (ja) | 1985-07-02 | 1985-07-02 | 電子デバイスの電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14620685A JPS625635A (ja) | 1985-07-02 | 1985-07-02 | 電子デバイスの電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625635A true JPS625635A (ja) | 1987-01-12 |
Family
ID=15402516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14620685A Pending JPS625635A (ja) | 1985-07-02 | 1985-07-02 | 電子デバイスの電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0542919A (ja) * | 1991-08-09 | 1993-02-23 | Gunze Ltd | 筒体の回動装置 |
| JP2017118104A (ja) * | 2015-12-01 | 2017-06-29 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体本体上の接触層形成 |
-
1985
- 1985-07-02 JP JP14620685A patent/JPS625635A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0542919A (ja) * | 1991-08-09 | 1993-02-23 | Gunze Ltd | 筒体の回動装置 |
| JP2017118104A (ja) * | 2015-12-01 | 2017-06-29 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体本体上の接触層形成 |
| US10002930B2 (en) | 2015-12-01 | 2018-06-19 | Infineon Technologies Ag | Forming a contact layer on a semiconductor body |
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