JPS6251500B2 - - Google Patents
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- JPS6251500B2 JPS6251500B2 JP56173749A JP17374981A JPS6251500B2 JP S6251500 B2 JPS6251500 B2 JP S6251500B2 JP 56173749 A JP56173749 A JP 56173749A JP 17374981 A JP17374981 A JP 17374981A JP S6251500 B2 JPS6251500 B2 JP S6251500B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は回路素子気密パツケージ用リード線及
びその製造方法に関するものである。
びその製造方法に関するものである。
回路素子を気密に封入する気密パツケージＰ
は、たとえば第１図に示すように、リード線挿通
孔１を有する断面〓状のベース２の前記リード線
挿通孔１にリード線３を挿通し、ガラス、合成樹
脂、セラミツク等で封着した後、前記リード線３
のインナー側先端を回路素子４に接続し、これを
更にカバー５で被い、ベース２と固着して、前記
回路素子４を気密空間Ｃに気密封入するものであ
る。
は、たとえば第１図に示すように、リード線挿通
孔１を有する断面〓状のベース２の前記リード線
挿通孔１にリード線３を挿通し、ガラス、合成樹
脂、セラミツク等で封着した後、前記リード線３
のインナー側先端を回路素子４に接続し、これを
更にカバー５で被い、ベース２と固着して、前記
回路素子４を気密空間Ｃに気密封入するものであ
る。
この気密空間Ｃより伸長するリード線は、たと
えば、プリント基板等のスルホールに半田付けに
より固定されるのが一般的である。このため、リ
ード線の半田付けされる部分は半田付けに対し良
好な密着性を有することが必要である。
えば、プリント基板等のスルホールに半田付けに
より固定されるのが一般的である。このため、リ
ード線の半田付けされる部分は半田付けに対し良
好な密着性を有することが必要である。
このような半田付けにより基板等に接続される
気密パツケージのリード線は、リード線本体を保
護するNiメツキ膜に、Au膜を形成したものであ
つた。これは、保護膜であるNiメツキ膜が短時
間のうちに空気中で酸化し、その表面に酸化膜を
生成し、半田付け性を著しく低下させるからであ
る。このためNiメツキ後、直ちに半田付けする
場合はともかく、長時間経た後、このNi膜に直
接半田付けをすることは、強度を考慮すると、極
めて困難であり、したがつて、このNiメツキ膜
に、防食性が優れ、半田付け性の良好なAuメツ
キ膜を形成させ、半田付け性が経時的に劣化する
のを防止するのである。
気密パツケージのリード線は、リード線本体を保
護するNiメツキ膜に、Au膜を形成したものであ
つた。これは、保護膜であるNiメツキ膜が短時
間のうちに空気中で酸化し、その表面に酸化膜を
生成し、半田付け性を著しく低下させるからであ
る。このためNiメツキ後、直ちに半田付けする
場合はともかく、長時間経た後、このNi膜に直
接半田付けをすることは、強度を考慮すると、極
めて困難であり、したがつて、このNiメツキ膜
に、防食性が優れ、半田付け性の良好なAuメツ
キ膜を形成させ、半田付け性が経時的に劣化する
のを防止するのである。
しかしながら、Auメツキ膜は、周知のように
高価であり、しかも半田付け後長時間を経ると、
Auと半田中のSnが除々に反応し、半田とAuメツ
キ膜間に脆弱なAu−Sn合金が生成する。このた
め、半田付け部の強度は経時的に劣化してくると
言う欠点があつた。
高価であり、しかも半田付け後長時間を経ると、
Auと半田中のSnが除々に反応し、半田とAuメツ
キ膜間に脆弱なAu−Sn合金が生成する。このた
め、半田付け部の強度は経時的に劣化してくると
言う欠点があつた。
回路素子を気密封入するパツケージは、前記回
路素子の機能を永年に亘り、安定的に保持せんと
するものであるため、半田付け部の強度の経時的
劣化は、はなはだ好ましいものではない。
路素子の機能を永年に亘り、安定的に保持せんと
するものであるため、半田付け部の強度の経時的
劣化は、はなはだ好ましいものではない。
本発明はこのような欠点のない回路素子気密パ
ツケージ用リード線及びその製造方法を提供する
ことを目的とする。詳しくは安価で、かつ半田付
け部における強度が経時的に劣化しない気密パツ
ケージ用リード線及びその製造方法を提供するこ
とを目的とする。
ツケージ用リード線及びその製造方法を提供する
ことを目的とする。詳しくは安価で、かつ半田付
け部における強度が経時的に劣化しない気密パツ
ケージ用リード線及びその製造方法を提供するこ
とを目的とする。
したがつて本発明による回路素子気密パツケー
ジ用リード線は、リード線本体にNiメツキ膜を
形成して成る回路素子気密パツケージ用リード線
において、前記リード線の半田付け部は、前記
Niメツキ膜上に、さらにSn−Pb合金膜を形成し
たものであることを特徴とするものである。
ジ用リード線は、リード線本体にNiメツキ膜を
形成して成る回路素子気密パツケージ用リード線
において、前記リード線の半田付け部は、前記
Niメツキ膜上に、さらにSn−Pb合金膜を形成し
たものであることを特徴とするものである。
また本発明による回路素子気密パツケージの製
造方法は、リード線本体にニツケルメツキ膜を形
成し、前記ニツケルメツキ膜にニツケル酸化物が
生成する前にSn−Pb合金浴に浸漬し、少なくと
も半田付け部に、Sn−Pb合金膜を形成させるこ
とを特徴とするものである。
造方法は、リード線本体にニツケルメツキ膜を形
成し、前記ニツケルメツキ膜にニツケル酸化物が
生成する前にSn−Pb合金浴に浸漬し、少なくと
も半田付け部に、Sn−Pb合金膜を形成させるこ
とを特徴とするものである。
本発明によるリード線によれば、半田付けする
部分には半田付け性が良好で、かつ半田付け後の
経年変化のないSn−Pb合金膜が形成されている
ので、基板等にリード線を半田付けした場合、強
度が優れ、かつ経年変化の少ない半田付け部がで
きると言う利点がある。
部分には半田付け性が良好で、かつ半田付け後の
経年変化のないSn−Pb合金膜が形成されている
ので、基板等にリード線を半田付けした場合、強
度が優れ、かつ経年変化の少ない半田付け部がで
きると言う利点がある。
また本発明による気密パツケージ用リード線の
製造方法によれば、前述のようなリード線を容易
に製造しえると言う利点がある。
製造方法によれば、前述のようなリード線を容易
に製造しえると言う利点がある。
本発明を更に詳しく説明する。
本発明による回路素子気密パツケージ用リード
線は、リード線本体にNiメツキ膜を形成したも
のを用いている。リード線本体としては導電性が
よく、Niメツキ膜の形成しやすいものであれば
いかなるものでもよい。たとえば、Fe−Ni系合
金材、Fe−Ni−Co系合金材である。これらの材
料はNiメツキ膜を形成しやすく、導電性に優れ
ているからである。
線は、リード線本体にNiメツキ膜を形成したも
のを用いている。リード線本体としては導電性が
よく、Niメツキ膜の形成しやすいものであれば
いかなるものでもよい。たとえば、Fe−Ni系合
金材、Fe−Ni−Co系合金材である。これらの材
料はNiメツキ膜を形成しやすく、導電性に優れ
ているからである。
このリード線本体に形成するNiメツキ膜は、
リード線本体を保護するためのものである。
リード線本体を保護するためのものである。
このようなリード線本体にNiメツキ膜を形成
した線材の、少なくとも半田付けが行なわれると
推定される部分（半田付け部）に、Sn−Pb合金
膜を形成させる。このSn−Pb合金膜は、半田付
け部のみに形成させてもよいし、リード線全体あ
るいは大部分に形成させてもよい。
した線材の、少なくとも半田付けが行なわれると
推定される部分（半田付け部）に、Sn−Pb合金
膜を形成させる。このSn−Pb合金膜は、半田付
け部のみに形成させてもよいし、リード線全体あ
るいは大部分に形成させてもよい。
このSn−Pb合金の組成は、重量比でSn：Pb＝
６：４〜９：１であるのがよい。Snが多すぎる
と、半田付け性が劣化し、反対にPbが多すぎる
と、製品の外観が損なわれ、商品価値が減少す
る。
６：４〜９：１であるのがよい。Snが多すぎる
と、半田付け性が劣化し、反対にPbが多すぎる
と、製品の外観が損なわれ、商品価値が減少す
る。
またSn−Pb合金膜の膜厚は0.5μｍ〜2.5μｍで
あるのがよい。0.5μｍ未満であると、Sn−Pb合
金膜を設ける効果があまりなく、また2.5μｍを
超えてSn−Pb合金膜を形成しても、効果は上昇
せず、経済的に損であるからである。
あるのがよい。0.5μｍ未満であると、Sn−Pb合
金膜を設ける効果があまりなく、また2.5μｍを
超えてSn−Pb合金膜を形成しても、効果は上昇
せず、経済的に損であるからである。
次に本発明による回路素子気密パツケージ用リ
ード線の製造方法は、まず、リード線本体にNi
メツキ膜を形成する。このNiメツキ膜を形成す
る方法は、本発明において限定されるものではな
い。たとえば無電解メツキにより形成することが
できる。
ード線の製造方法は、まず、リード線本体にNi
メツキ膜を形成する。このNiメツキ膜を形成す
る方法は、本発明において限定されるものではな
い。たとえば無電解メツキにより形成することが
できる。
このようにNiメツキ膜を形成した線材にSn−
Pb合金浴に浸漬する。この浸漬におけるSn−Pb
合金浴の温度は183〜300℃であるのがよい。183
℃未満であると、Sn−Pb合金が溶解せず、反対
に300℃を超えると、Sn−Pb合金浴表面が酸化さ
れやすく、合金浴のもちが悪化すると共に、合金
浴の組成が変化してしまうからである。
Pb合金浴に浸漬する。この浸漬におけるSn−Pb
合金浴の温度は183〜300℃であるのがよい。183
℃未満であると、Sn−Pb合金が溶解せず、反対
に300℃を超えると、Sn−Pb合金浴表面が酸化さ
れやすく、合金浴のもちが悪化すると共に、合金
浴の組成が変化してしまうからである。
また浸漬時間は１〜20秒であるのがよい。１秒
未満であると、線材上にSn−Pb膜が充分形成し
ないし、反対に20秒を超えると、半田付け部の強
度が低下する。
未満であると、線材上にSn−Pb膜が充分形成し
ないし、反対に20秒を超えると、半田付け部の強
度が低下する。
次に本発明の実施例について説明する。
実施例
Fe−Co系合金より成るリード線本体に無電解
メツキによりNi膜を形成し、直ちに、組成Sn：
Pb＝６：４のSn−Pb合金浴（220℃）に10秒浸
漬し、直径0.8mmのリード線を製造した。
メツキによりNi膜を形成し、直ちに、組成Sn：
Pb＝６：４のSn−Pb合金浴（220℃）に10秒浸
漬し、直径0.8mmのリード線を製造した。
このようなリード線２１を、第２図に示すよう
に、10×25mmの基板２２（厚さ1.6mm）の直径0.6
mmのスルホール２３に挿入し、260℃で半田２４
付けした。
に、10×25mmの基板２２（厚さ1.6mm）の直径0.6
mmのスルホール２３に挿入し、260℃で半田２４
付けした。
また参考例として、直径0.43mmの、Ni膜形成線
材に２μｍ厚のAu膜を被覆したリード線を前記
同様に半田付けした。
材に２μｍ厚のAu膜を被覆したリード線を前記
同様に半田付けした。
このような試料を用い、リード線２１を基板２
２の垂直方向に約50mm／分の引張り速度で引張つ
たところ、本発明によるリード線は９Kg／スルホ
ールでリード線が破壊し、半田付け部はそのまま
残された。Au膜被覆リード線は６Kg／スルホー
ルでリード線が抜けてしまつた。
２の垂直方向に約50mm／分の引張り速度で引張つ
たところ、本発明によるリード線は９Kg／スルホ
ールでリード線が破壊し、半田付け部はそのまま
残された。Au膜被覆リード線は６Kg／スルホー
ルでリード線が抜けてしまつた。
この結果より明かなように、本発明によるリー
ド線によれば、半田付け部の引張強度が著しく向
上し、特に耐候性の要求される部品に用いる気密
パツケージ用リード線として最適であることがわ
かつた。
ド線によれば、半田付け部の引張強度が著しく向
上し、特に耐候性の要求される部品に用いる気密
パツケージ用リード線として最適であることがわ
かつた。
第１図は典型的気密パツケージの断面図、第２
図はリード線を半田付けした部分の断面図であ
る。 １……リード線挿入孔、２……ベース、２１，
３……リード線、４……回路素子、５……カバ
ー、２２……基板、２３……スルホール、２４…
…半田。
図はリード線を半田付けした部分の断面図であ
る。 １……リード線挿入孔、２……ベース、２１，
３……リード線、４……回路素子、５……カバ
ー、２２……基板、２３……スルホール、２４…
…半田。
Claims (1)
- 【特許請求の範囲】 １ Fe−Ni系合金、Fe−Ni−Co系合金材よりな
るリード線本体にニツケルメツキ膜を形成してな
る回路素子気密パツケージ用リード線において、
前記リード線の半田付け部は、前記ニツケル膜上
にさらにSn：Pb＝６：４〜９：１の組成で、か
つ厚さ0.5〜2.5μｍのSn−Pb合金膜を形成したこ
とを特徴とする回路素子気密パツケージ用リード
線。 ２ Fe−Ni系合金、Fe−Ni−Co系合金材よりな
るリード線本体にニツケルメツキ膜を形成し、前
記ニツケルメツキ膜表面にニツケル酸化物が形成
する前に、少なくとも半田付け部を183〜300℃の
Sn−Pb合金浴に１〜20秒浸漬し、Sn−Pb合金膜
を形成することを特徴とする回路素子気密パツケ
ージ用リード線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17374981A JPS5875861A (ja) | 1981-10-30 | 1981-10-30 | 回路素子気密パツケ−ジ用リ−ド線及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17374981A JPS5875861A (ja) | 1981-10-30 | 1981-10-30 | 回路素子気密パツケ−ジ用リ−ド線及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875861A JPS5875861A (ja) | 1983-05-07 |
| JPS6251500B2 true JPS6251500B2 (ja) | 1987-10-30 |
Family
ID=15966413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17374981A Granted JPS5875861A (ja) | 1981-10-30 | 1981-10-30 | 回路素子気密パツケ−ジ用リ−ド線及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439598U (ja) * | 1987-08-31 | 1989-03-09 | ||
| JPH0421198Y2 (ja) * | 1987-08-31 | 1992-05-14 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603144A (ja) * | 1983-06-21 | 1985-01-09 | Oki Electric Ind Co Ltd | 半導体パツケ−ジのリ−ド処理方法 |
| JP2674789B2 (ja) * | 1988-07-26 | 1997-11-12 | 松下電工株式会社 | 端子ピン付き基板 |
| JP2674788B2 (ja) * | 1988-07-26 | 1997-11-12 | 松下電工株式会社 | 半導体パッケージの端子ピン |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036954A (ja) * | 1973-06-22 | 1975-04-07 |
-
1981
- 1981-10-30 JP JP17374981A patent/JPS5875861A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036954A (ja) * | 1973-06-22 | 1975-04-07 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439598U (ja) * | 1987-08-31 | 1989-03-09 | ||
| JPH0421198Y2 (ja) * | 1987-08-31 | 1992-05-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5875861A (ja) | 1983-05-07 |
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