JPS6247873A - クロツク抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号記録再生装置等に用いるクロック
抽出回路に関するものである。

従来の技術 一般に、デジタルオーディオディスクプレーヤにおいて
は、ビット同期回路により、ディスクから再生したデジ
タル入力信号に同期したクロックを作製し、これをデー
タ処理のクロックとして用いる。

従来、このようなビット同期回路として、ＰＬＬ回路を
用いたものが知られている。

しかし、ＰＬＬ回路で同期に引込める範囲、すなわちキ
ャプチャレンジは有限である。そのためディスク回路数
を高精度な制御回路で制御し、ディスクから再生したデ
ジタル入力信号が、前記キャプチャレンジ内に収まるよ
うにする必要がある。

そのために、ビット同期を確立するためだけの目的で、
高精度ディスク回転制御回路が必要である。

以下図面を参照しながら上述した従来のビット同期回路
の一例について説明する。

第３図に、従来のビット同期回路を示す。第３図におい
て、７は記録円板、８はピックアップ、９は前置増巾器
、１４はＰＬＬ回路、１５はモータ制御回路である。

以上のように構成されたビット同期回路について、以下
にその動作について説明する。

まず、記録円板７に記録されている信号は、ピックアッ
プ８にて読み出される。この信号は前置増巾器９によシ
増巾され再生信号となる。モータ制御回路１５では前記
再生信号からディスク７０回転数を検出して、その回転
数がＰＬＬ回路１４の位相同期引込み範囲に収まるよう
にモータ１３を制御する。

発明が解決しようとする問題点 しかし、上記のような構成では、モータ回転数を高精度
に制御する必要があるため、モータ制御回路１５の構成
が複雑となる。

ＰＬＬの位相引込み可能範囲は、ＰＬＬ回路定数により
決定されるが、有限でかなり狭い。またモータの回転制
御精度もモータの勅撰や電気的オフセットなどから、高
精度のものの実現は容易ではない。このため、ＰＬＬ回
路で、抽出クロックが再生信号と位相ロック状態に引き
込めない場合が発生するという問題点がある。

また、モータの回転制御を確実に行い、回転数をＰＬＬ
回路１４の位相同期引込み範囲にする間は、ディスクと
モータという慣性の大きなものの制御を行うために、そ
の応答速度も遅い。このため位相同期引込みに要する時
間も長い。

本発明は、ＰＬＬによるビット同期確立に要する過程で
の、モータ制御回路への負担を軽減し、またビット同期
確立に要する時間を短縮することを目的とするものであ
る。

問題点を解決するための手段 上記問題点を解決するために、本発明のクロック抽出回
路は最短反転周期と抽出クロック周期とを比較する第１
の比較回路と、最長反転周期と抽出クロック周期とを比
較する第２の比較回路と、前記第１と第２の比較回路出
力により、抽出クロック周期を制御する制御回路という
構成の周波数引き込み機能を備えたものである。

作　　用 本発明は、上記した構成により、ビット同期確立以前に
、再生信号に対して、抽出クロックの周波数引き込みを
行わせる事により、ＰＬＬによるビット同期確立の過程
を改善するものである。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明のクロック抽出回路の一実施例である。

１は再生信号反転検出回路、２は１／Ｓ分周器、３ば１
／Ｌ分周器、４は第１の比較器、５は第２の比較器、６
は制御回路である。

第２図は、本発明のクロック抽出回路を取り入れた、ビ
ット同期回路の一実施例である。７は記録円板、８はピ
ンクアップ、９は前置増巾器、１０はＰＬＬ回路、１２
はモータ制御回路、１３はモータ、１１はクロック抽出
回路である。

第１図を用いて、その動作を説明する。

記録円板７から読み出しだ再生信号は、再生信号反転検
出回路１で両エツジが検出される。

ここで、Ｓを定義されている最短反転周期に相当するク
ロック数として、Ｌを定義されている最長反転周期に相
当するクロック数とする。

抽出クロックを１／Ｓ分周器と１／Ｌ分周器とで分周す
る事により、分周パルスが作られる。この際、各分周器
は前記両エツジ信号でリセットされるものとする。

第１の比較器４では前記両エツジ信号と、１／Ｓ分周パ
ルスとを比較し、もし両エツジ信号の方が先に入力され
た場合のみ出力する。これは、最短反転周期に相当する
クロック８３分のパルス巾よりも短かい最短反転周期信
号が、再生信号中に存在する事を示す。すなわち、抽出
クロックの周波数が正規の周波数よシ低い事が検出でき
る。

第２の比較器５では前記両エツジ信号と、１／Ｌ分周パ
ルスとを比較し、もし１／Ｌ分周信号の方が先に入力さ
れた場合のみ出力する。これは最長反転周期に相当する
クロックＬコ分のパルス巾よりも長い最長反転周期信号
が、再生信号中に存在する事を示す。すなわち、抽出ク
ロックの周波数が正規の周波数より高い事が検出できる
。

前記、第１の比較器４の出力と、第２の比較器５の出力
から、抽出クロックの周波数が、正規の周波数よりも高
いか、低いかの検出を行う事ができる。この検出パルス
は、制御回路６に入力されて、ＰＬＬ回路に誤差信号と
して注入できる形に変換される。

第２図を用いて、本発明のクロック抽出回路を用いたビ
ット同期回路を説明する。

ディスク７からピックアップ８で読み出してきた信号は
、前置増巾器９で再生信号に変換される。

この再生信号中の最短反転周期及び最長反転周期から、
抽出されたクロックが、再生信号に対し高いか低いかが
クロック抽出回路１１で検出される。

その結果により、ＰＬＬ回路１ｏには、加速または減速
の制御信号が入力される。この信号を用いてＰＬＬ回路
１０に制御をかける事によって、抽出されたクロックの
周波数を再生信号に同期させる事ができる。周波数が同
期してしまえば、位相同期に引き込むことは容易である
。

以上のように、本実施例によれば、クロック抽出回路１
１をビット同期回路に持たせる事により、位相同期引き
込み過程で、周波数引き込みを行わせる。モータ回転数
が正規の回転数でなくとも、抽出クロックの周波数が再
生信号に同期しているので、位相ロック状態への引き込
みは容易に行える。ビット同期確立に要する過程でのモ
ータ制御回路への負担を軽減し、またその時間も短縮す
る事もできる。

発明の効果 以上のように、本発明は最短反転周期と抽出クロック周
期とを比較する第１の比較回路と、最長反転周期と抽出
クロック周期とを比較する第２の比較回路と、前記第１
と第２の比較回路の出力により、抽出クロックの周期を
制御する制御回路とから構成されるクロック抽出回路を
設ける事で、ビット同期回路に周波数引き込み機能を持
たせ、ＰＬＬによるビット同期確立に要する過程でのモ
ータ制御回路への負担を軽減し、またビット同期確立に
要する時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のクロック抽出回路を示すブ
ロック図、第２図は本発明を用いたビット同期回路の一
例を示すブロック図、第３図は従来のビット同期回路の
ブロック図である。 １・・・・・・再生信号反転検出回路、２・・・・・・
１／Ｓ分周器、３・・・・・・１／Ｌ分周器、４・・・
・・・比較器Ａ、５・・・・・・比較器Ｂ、ｅ・・・・
・・制御回路、７・・・・・・ディスク、８・・・・・
・ピックアップ、９・・・・・・前置増巾回路、１０・
・・・・ＰＬＬ回路、１１・・・・・・クロック抽出回
路、１２・・・・・・モータ制御回路、１３・・・・・
・モータ、１４・・・・・・ＰＬＬ回路、１５・・・・
・・モータ制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (1)

【特許請求の範囲】
1. 最短反転周期と、最長反転周期とが定義されている再生
   信号入力の、最短反転周期と抽出クロック周期とを比較
   する第１の比較回路と、最長反転周期と抽出クロック周
   期とを比較する第２の比較回路と、前記第１と第２との
   比較回路出力により、抽出クロックの周期を制御する制
   御回路とから構成されるクロック抽出回路。