JPS6246913B2 - - Google Patents
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- Publication number
- JPS6246913B2 JPS6246913B2 JP15045779A JP15045779A JPS6246913B2 JP S6246913 B2 JPS6246913 B2 JP S6246913B2 JP 15045779 A JP15045779 A JP 15045779A JP 15045779 A JP15045779 A JP 15045779A JP S6246913 B2 JPS6246913 B2 JP S6246913B2
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- JP
- Japan
- Prior art keywords
- terminal
- latch circuit
- counter
- data
- output
- Prior art date
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- Expired
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- 230000010365 information processing Effects 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000013480 data collection Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
データ伝送において、データを並列信号で伝送
すると伝送ラインが多くなつて得策でないことは
周知の事実である。そのため、一般的には、デー
タを直列信号にして２本の伝送ラインで伝送する
ようにしているが、通常の場合、データはBCD
コード等の複数ビツトで処理されているので、そ
のビツトを直列信号に変換しなければならない。
一方、現在では、情報処理装置（CPU）の採用
でその並列直列変換も容易であるが、高速の伝送
を目的とした場合、CPUの処理速度では間に合
わなくなる場合がある。
すると伝送ラインが多くなつて得策でないことは
周知の事実である。そのため、一般的には、デー
タを直列信号にして２本の伝送ラインで伝送する
ようにしているが、通常の場合、データはBCD
コード等の複数ビツトで処理されているので、そ
のビツトを直列信号に変換しなければならない。
一方、現在では、情報処理装置（CPU）の採用
でその並列直列変換も容易であるが、高速の伝送
を目的とした場合、CPUの処理速度では間に合
わなくなる場合がある。
本発明は、上述のごとき実情に鑑みてなされた
もので、特に、CPUでは桁毎の並列処理のみを
行うようにして直列処理であるビツト処理を行わ
ないようにするとともに、これを実現するための
並列直列変換を容易かつ正確に行い得るようにし
たものである。
もので、特に、CPUでは桁毎の並列処理のみを
行うようにして直列処理であるビツト処理を行わ
ないようにするとともに、これを実現するための
並列直列変換を容易かつ正確に行い得るようにし
たものである。
第１図は、本発明による並列直列変換回路が使
用されるデータ伝送装置の一例を示す概略構成図
で、図中、１０はデータ収集局、２０は端末機、
１１，１２はデータ収集局１０と端末機２０を結
ぶデータ伝送線で、端末機２０の詳細は第２図に
示してある。データ収集局１０は、クロツクパル
ス発振器（図示せず）を具備し、該クロツクパル
ス発振器より端子Ａに第３図Ａ，Ｃに示すような
クロツクパルスを供給してトランジスタTr0をオ
ン・オフ制御する。トランジスタTr0がオン・オ
フすると、端末機２０のホトカプラPCが動作し
て該ホトカプラPCの出力側Ｃに第３図Ａ，Ｃに
示すようにデータ収集局側の端子Ａに供給される
クロツクパルスと同一波形のクロツクパルスを発
生する。すなわち、端子Ａの電位がハイレベルの
時はトランジスタTr0がオフで、従つて、ホトカ
プラPCは作動せず、ホトカプラPCの出力側Ｃの
電位もハイレベルとなり、端子Ａの電位がローレ
ベルの時はトランジスタTr0がオンし、従つて、
ホトカプラPCが作動し、該ホトカプラPCの出力
側Ｃの電位もローレベルとなる。端末機２０は、
カウンタ２１、情報処理装置（CPU）２２、及
びラツチ回路２３を具備し、カウンタ２１は、前
述のごとくしてデータ収集局１０から伝送されて
きたクロツクパルスによつて歩進され、一巡する
毎にQ4端子に出力信号を発生して情報処理装置
２２を制御し、該情報処理装置から並列信号を出
力してラツチ回路２３の入力端子d0〜d4に供給す
る。情報処理装置２２は、制御部２２ａ、メモリ
部２２ｂ、積算部２２ｃ、演算部２２ｄ等から成
り、端子Ｄより入力されるパルスが積算されてメ
モリ部２２ｂに貯えられており、前述のごとくし
てカウンタ２１の出力端子Q4から信号が供給さ
れる毎に制御部２２ａが作動される。制御部２２
ａは、第３図に示すように、Q4出力信号に同期
してT0（同期期間）T1（103桁読取期間）…T4
（100桁読取期間）の順でメモリ部２２ｂのデータ
をラツチ回路２３に出力するが、同期期間T0の
みはラツチ回路２３のd4入力信号をハイレベルに
する。カウンタ２１は、更に出力端子Q0〜Q3を
有し、該カウンタ２１の出力端子Q0〜Q4に第３
図Q0〜Q4に示すような出力信号を順次出力し、
前述のようにして情報処理回路２１の出力信号が
ラツチ回路２３に入力された後、カウンタ２１の
Q0出力信号の立上りによつてラツチ回路２３の
d0〜d4入力信号（第３図d0〜d4参照）をq0〜q4出
力端子に出力する。
用されるデータ伝送装置の一例を示す概略構成図
で、図中、１０はデータ収集局、２０は端末機、
１１，１２はデータ収集局１０と端末機２０を結
ぶデータ伝送線で、端末機２０の詳細は第２図に
示してある。データ収集局１０は、クロツクパル
ス発振器（図示せず）を具備し、該クロツクパル
ス発振器より端子Ａに第３図Ａ，Ｃに示すような
クロツクパルスを供給してトランジスタTr0をオ
ン・オフ制御する。トランジスタTr0がオン・オ
フすると、端末機２０のホトカプラPCが動作し
て該ホトカプラPCの出力側Ｃに第３図Ａ，Ｃに
示すようにデータ収集局側の端子Ａに供給される
クロツクパルスと同一波形のクロツクパルスを発
生する。すなわち、端子Ａの電位がハイレベルの
時はトランジスタTr0がオフで、従つて、ホトカ
プラPCは作動せず、ホトカプラPCの出力側Ｃの
電位もハイレベルとなり、端子Ａの電位がローレ
ベルの時はトランジスタTr0がオンし、従つて、
ホトカプラPCが作動し、該ホトカプラPCの出力
側Ｃの電位もローレベルとなる。端末機２０は、
カウンタ２１、情報処理装置（CPU）２２、及
びラツチ回路２３を具備し、カウンタ２１は、前
述のごとくしてデータ収集局１０から伝送されて
きたクロツクパルスによつて歩進され、一巡する
毎にQ4端子に出力信号を発生して情報処理装置
２２を制御し、該情報処理装置から並列信号を出
力してラツチ回路２３の入力端子d0〜d4に供給す
る。情報処理装置２２は、制御部２２ａ、メモリ
部２２ｂ、積算部２２ｃ、演算部２２ｄ等から成
り、端子Ｄより入力されるパルスが積算されてメ
モリ部２２ｂに貯えられており、前述のごとくし
てカウンタ２１の出力端子Q4から信号が供給さ
れる毎に制御部２２ａが作動される。制御部２２
ａは、第３図に示すように、Q4出力信号に同期
してT0（同期期間）T1（103桁読取期間）…T4
（100桁読取期間）の順でメモリ部２２ｂのデータ
をラツチ回路２３に出力するが、同期期間T0の
みはラツチ回路２３のd4入力信号をハイレベルに
する。カウンタ２１は、更に出力端子Q0〜Q3を
有し、該カウンタ２１の出力端子Q0〜Q4に第３
図Q0〜Q4に示すような出力信号を順次出力し、
前述のようにして情報処理回路２１の出力信号が
ラツチ回路２３に入力された後、カウンタ２１の
Q0出力信号の立上りによつてラツチ回路２３の
d0〜d4入力信号（第３図d0〜d4参照）をq0〜q4出
力端子に出力する。
一方、データ収集局側におけるＢ点の電位は、
端子Ａに供給されるクロツクパルスがハイレベル
の時は、トランジスタTr0がオフで、従つて、端
末機側に電流が流れないので電源電圧と同じであ
るが、クロツクパルスがローレベルの時は、トラ
ンジスタTr0がオンして端末機側に電流が流れる
ので抵抗Ｒの電圧降下分だけ低下する。しかし、
この時、端末機側のトランジスタTr1がオフであ
れば、電流は抵抗R1を通して流れるため小さ
く、Ｂ点の電位は比較的高く保たれる。しかし、
トランジスタTr1がオンの時は、電流はトランジ
スタTr1を通して流れるため大きく、Ｂ点の電位
は低下する。従つて、ラツチ回路２３のd4入力信
号がハイレベルの時は、カウンタ２１のQ0出力
信号の立上りでラツチ回路２３のq4出力端子がハ
イレベルとなるので、オア回路Ｇを通してトラン
ジスタTr1がオンし、Ｂ点の電位は、端子Ａの電
位がハイレベルの時はローレベル、ローレベルの
時はハイレベルとなり、カウンタ２１が一巡する
間、第３図Ｂの同期期間T0に示すような同様の
動作を繰り返している。データ収集局では、上述
のごときＢ点の電位レベルの変動を検出した後、
次のようにして各桁のデータを読み取る。すなわ
ち、前述のようにしてカウンタ２１が一巡して
Q4出力信号がハイレベルになると、今度は、ラ
ツチ回路２３のd4端子へはローレベル信号が、d0
〜d3端子には103桁のデータ（第３図の例では10
進２）がBCDコードで入力され、d2入力端子が
ハイレベルとなり（第３図期間T1参照）、次い
で、このデータがカウンタ２１のQ0出力信号の
立上りでラツチ回路２３の出力端子q0〜q4側へ出
力され、カウンタ２１が歩進される毎にアンド回
路G0〜G3を通してトランジスタTr1のベースへ導
かれる。トランジスタTr1は、前述のようにし
て、ラツチ回路２３のq1出力端子が選択された時
にのみ導通し、この時、データ収集局におけるＢ
点の電位が低下するので、データ収集局におい
て、Ｂ点の電位を監視していれば、端末機の103
桁のデータが２であることを知ることができ、以
下、同様にして、102桁、101桁、100桁のデータ
を読み取ることができる。なお、以上に、BCD
コードを用いて10進データを読み取る例について
説明したが、カウンタ２１の段数を増加し、ラツ
チ回路２３の出力を10進に変換し、アンド回路
G0〜G3の数を増加すること等によつて10進デー
タを読み取るようにすることも可能である。
端子Ａに供給されるクロツクパルスがハイレベル
の時は、トランジスタTr0がオフで、従つて、端
末機側に電流が流れないので電源電圧と同じであ
るが、クロツクパルスがローレベルの時は、トラ
ンジスタTr0がオンして端末機側に電流が流れる
ので抵抗Ｒの電圧降下分だけ低下する。しかし、
この時、端末機側のトランジスタTr1がオフであ
れば、電流は抵抗R1を通して流れるため小さ
く、Ｂ点の電位は比較的高く保たれる。しかし、
トランジスタTr1がオンの時は、電流はトランジ
スタTr1を通して流れるため大きく、Ｂ点の電位
は低下する。従つて、ラツチ回路２３のd4入力信
号がハイレベルの時は、カウンタ２１のQ0出力
信号の立上りでラツチ回路２３のq4出力端子がハ
イレベルとなるので、オア回路Ｇを通してトラン
ジスタTr1がオンし、Ｂ点の電位は、端子Ａの電
位がハイレベルの時はローレベル、ローレベルの
時はハイレベルとなり、カウンタ２１が一巡する
間、第３図Ｂの同期期間T0に示すような同様の
動作を繰り返している。データ収集局では、上述
のごときＢ点の電位レベルの変動を検出した後、
次のようにして各桁のデータを読み取る。すなわ
ち、前述のようにしてカウンタ２１が一巡して
Q4出力信号がハイレベルになると、今度は、ラ
ツチ回路２３のd4端子へはローレベル信号が、d0
〜d3端子には103桁のデータ（第３図の例では10
進２）がBCDコードで入力され、d2入力端子が
ハイレベルとなり（第３図期間T1参照）、次い
で、このデータがカウンタ２１のQ0出力信号の
立上りでラツチ回路２３の出力端子q0〜q4側へ出
力され、カウンタ２１が歩進される毎にアンド回
路G0〜G3を通してトランジスタTr1のベースへ導
かれる。トランジスタTr1は、前述のようにし
て、ラツチ回路２３のq1出力端子が選択された時
にのみ導通し、この時、データ収集局におけるＢ
点の電位が低下するので、データ収集局におい
て、Ｂ点の電位を監視していれば、端末機の103
桁のデータが２であることを知ることができ、以
下、同様にして、102桁、101桁、100桁のデータ
を読み取ることができる。なお、以上に、BCD
コードを用いて10進データを読み取る例について
説明したが、カウンタ２１の段数を増加し、ラツ
チ回路２３の出力を10進に変換し、アンド回路
G0〜G3の数を増加すること等によつて10進デー
タを読み取るようにすることも可能である。
以上の説明から明らかなように、本発明による
と、情報処理装置の処理速度を遅くして使用でき
るようにしたので、市販のCPUを用いて並列デ
ータを直列データに容易かつ正確に変換すること
ができる。
と、情報処理装置の処理速度を遅くして使用でき
るようにしたので、市販のCPUを用いて並列デ
ータを直列データに容易かつ正確に変換すること
ができる。
第１図は、本発明による並列直列変換回路が使
用されるデータ伝送装置の一例を説明するための
電気的ブロツク線図、第２図は、第１図に示した
端末機２０の詳細電気回路図、第３図は、本発明
による並列直列変換回路の動作説明をするための
タイムチヤートである。 １０…データ収集局、２０…端末機、２１…カ
ウンタ、２２…情報処理装置（CPU）、２３…ラ
ツチ回路。
用されるデータ伝送装置の一例を説明するための
電気的ブロツク線図、第２図は、第１図に示した
端末機２０の詳細電気回路図、第３図は、本発明
による並列直列変換回路の動作説明をするための
タイムチヤートである。 １０…データ収集局、２０…端末機、２１…カ
ウンタ、２２…情報処理装置（CPU）、２３…ラ
ツチ回路。
Claims (1)
- １ 入力信号を積算記憶して各桁の値を並列信号
として出力する情報処理装置と、ラツチ回路と、
クロツクパルスに応じて歩進されるカウンタとを
具備し、該カウンタが一巡する毎に前記情報処理
装置からの並列信号を前記ラツチ回路にラツチ
し、前記カウンタが一巡する間に前記ラツチ回路
の並列信号を順次直列信号に変換して出力するよ
うにしたことを特徴とする並列直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15045779A JPS5672738A (en) | 1979-11-20 | 1979-11-20 | Parallel-series converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15045779A JPS5672738A (en) | 1979-11-20 | 1979-11-20 | Parallel-series converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672738A JPS5672738A (en) | 1981-06-17 |
| JPS6246913B2 true JPS6246913B2 (ja) | 1987-10-05 |
Family
ID=15497339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15045779A Granted JPS5672738A (en) | 1979-11-20 | 1979-11-20 | Parallel-series converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5672738A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169128A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 並列−直列変換回路 |
| JPS62275232A (ja) * | 1987-05-22 | 1987-11-30 | Minolta Camera Co Ltd | 交換レンズ |
-
1979
- 1979-11-20 JP JP15045779A patent/JPS5672738A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5672738A (en) | 1981-06-17 |
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