SU720507A1 - Буферное запоминающее устройство - Google Patents

Description

(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Предлагаемый накопитель может быть использован в качестве буферного устройства и дискретных системах св зи, в частности в передатчике и приемнике телеграфного аппарата, а также в качестве оперативного запо.минающего устройства.

Известны накопители телеграфных кодовых комбинаций, где устройство содержит накопитель на регистрах сдвига на N разр дов и счетчик с коэффициентом счета равным N . Выходы разр дов счетчика подключены ко входам элемента И, с выхода которого поступает сигнал, управл ющий записью и считыванием информации в накопитель . Дл  адресации используетс  фазовый признак представлени  адресе, гтриче.м при записи очередного знака фаза счетчика мен етс  на один шаг под воздействием сигналов формировател  одиночных импульсов 1 .

Аналогичный фазовый признак представлени  адресов использован в накопителе телеграфных кодовых комбинаций, где накопитель выполнен в виде -разр дных регистров сдвига, где «/С - число разр дов

В КОДОВОЙ ко бинации, а N - число хранимых кодовых комбинаций 2.

Входные информационные шнны подключены через переключатепь ко входам соответствующих регистров. Адрес очередной ; -тсываемой комбинации хранитс  в счетчггке записи с коэффициентом счета равным У, выходы разр дов которого подключены Kj входам первого элемента И, выход которого подключен к управл ющим входам пере -;л очателей и входу второго элемента И. Выход этого второго элемента И подключен к установочному входу сигнального триггера заполнени  накопит&т , другой установочный вход триггера подключен к шине считывани .

Другой вход второго элемента . И подключен к выходу третьего элемента И, входы которого подключены к выхода.м разр дов счетчика считывани , с коэффициентом счета равным N .

В счетчике считывани  хран тс  адреса сч;:тывае; Ь х кодовых комбинаций.

Claims (2)

1. Фаза счетчиков записи и считывани  измен етс  под воздействием одиночных импульсов, подаваемых по шинам записи и считывани . Недостатком подобных устройств  вл етс  динамический режим их работы. При этом значительно увеличиваетс  потребл ема  мощность по сравнению со статическим режимом работы или при работе с большой скважностью, что характерно дл  работы, например; в телеграфных аппаратах. Цель предлагаемого изобретени  зак,лючаетс  в снижении потребл емой мощности за счет перехода от непрерывного режима работы накопител  к старт-стопному режиму работы с большой скважностью. Это достигаетс  тем, что устройство содержит два элемента ИЛИ, инвертор и формирователь пачек импульсов, один из входов которого ;подключен к шине записи, другой вход - ;К тактовой шине, один из выходов формировател  пачек импульсов подключен ко входу первого элемента ИЛИ и входу второго элемента И, а выход первого элемента ИЛИ подключен к тактовому входу блока пам ти последовательного типа, другой выход формировател  пачек импульсов подключен ко входу второго элемента ИЛИ и через инвертор ко входу второго элемента И, другие входы первого и второго элементон ИЛИ подключены к шине считывани . Схема предлагаемого устройства приведена на чертеже, где обозначены блок 1 пам ти последовательного типа, элементы 2, 3 ИЛИ, элементы 4, 5 И, инвертор 6, триггер 7, формирователь 8 пачек импульсов, счетчик 9 чисел, входные 10 и выходные 11 кодовые шины, тактова  шина 12, шина 13 записи, шина 14 считывани . Блок пам ти может быть построен на статических регистрах сдвига с целью циркул ции и управл емыми переключател ми информации на входах регистров сдвига или на статических оперативных запоминающих устройствах, адресные входы которых подключены к выходам адресного счетчика. Предположим, что блок пам ти выполнен на четырехразр дных регистрах сдвига (it 4). Работа предлагаемого накопител  прбисходит следующим образом. После,сигнала начальной установки счетчик 9 чисел, состо щий в данном случае из двух разр дов, и триггер устанавливаютс  в исходное состо ние, например, нулевое. При этом срабатывает элемент 5 И и управл ющий сигнал поступает на вход записи блока 1 пам ти. При этом информационные входы регистров сдвига подключаютс  ко входным кодовым шинам 10, а цепь циркул ции разрываетс . Одновременно с информацией по шинам 10, по шине 13 записи поступает сигнал «запись. При этом срабатывает формирователь 8 пачек импульсов и на одном выходе по вл етс  пачка из четырех импульсов (), а на другом выходе одновременно по вл етс  пачка из трех импульсов . Под воздействием четырех импульсов, поступающих на тактовый вход регистров блока пам ти через элемент 2 ИЛИ информаци  записываетс  в первые разр ды регистров и продвигаетс  далее до конечного, четвертого разр да. Пачка из трех импульсов поступает на тактовый вход счетчика 9 чисел. В св зи с тем, что коэффициент счета счетчика равен в данном случае 4 ((4), фаза счетчика отстанет на один шаг от фазы блока пам ти, определ емой местом первой записанной информации. Элемент 4 И не сработает, т. к. в момент действи  сигнала с элемента 5 И присутствуют оба сигнала с выходов формировател  пачек импульсов, но в противофазе. Таким образом, чередующиес  сигналы записи и считывани  позвол ют осуществл ть в данном устройстве последовательную запись и считывание информации в накопитель . При этом в динамическом режиме накопитель работает лишь при записи (Мтактовых импульсов) и считывании (один тактовый импульс), что позвол ет сократить потребл емую мощность по сравнению с накопител ми , работающими в непрерывном динамическом режиме. Другим преимуществом данного накопител   вл етс  возможность анализировать первую комбинацию сразу же после записи ее в накопитель, т. к. она по вл етс  на выходе блока пам ти сразу после цикла записи. Формула изобретени  Буферное запоминающее устройство, содержащее блок пам ти последовательного типа, информационные входы в исходы которого подключены соответственно к входным и выходным кодовым щинам, счетчик чисел, выходы которого подключены к соответствующим входам первого элемента И, выход которого подключен к управл ющему входу блока пам ти последовательного типа и входу второго элемента И, выход которого подключен к одному установочному входу триггера, другой установочный вход которого подключен к шине считывани , и тактовую шину, отличающеес  тем, что, с целью снижени  потребл емой мощности устройства, оно содержит два элемента ИЛИ, инвертер) и формирователь пачек импульсов, один из входов которого подключен к щине записи, другой вход - к тактовой шине, один из

   выходов формировател  пачек импульсов подключеи ко входу первого элемента ИЛИ и входу второго элемента И, а выход первого элемента ИЛИ подключен к тактовому входу блока пам ти последовательного типа, другой выход формировател  пачек импульсов подключен ко входу второго элемента ИЛИ и через инвертор ко входу второго элемента

   И, другие входы первого и второго элементов ИЛИ подключены к шине считывани .

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 493805, кл. G 11. С 7/00, 1974.
2. 2.. Авторское свидетельство СССР № 557504, кл. Н 04 L 13/08, 1974 (протогип).