JPS6243572B2 - - Google Patents
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- JPS6243572B2 JPS6243572B2 JP54114690A JP11469079A JPS6243572B2 JP S6243572 B2 JPS6243572 B2 JP S6243572B2 JP 54114690 A JP54114690 A JP 54114690A JP 11469079 A JP11469079 A JP 11469079A JP S6243572 B2 JPS6243572 B2 JP S6243572B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、数値レジスタに含まれているデイジ
タル値が継続的に、カウントパルス列を与えられ
ているカウンタの内容と比較され、カウンタの初
期状態から両数値が等しくなるまでに経過する時
間がパルス信号のデユーテイレシオを定め、また
パルス信号の周波数を高めるためカウンタのビツ
ト出力の少なくとも一群が位の異なるメモリのビ
ツト出力と比較されるデイジタル・アナログ変換
の方法およびこの方法を実施するための装置に関
する。この種のデイジタル・アナログ変換器は雑
誌“FUNK.TECHNIK(無線技術)”第30巻、第
7号、1975年、第180頁ないし第184頁の論文
“MOS集積可能なデイジタル・アナログ変換器”
に記載されている。この論文に示されているパル
ス幅変調回路の1つはデイジタル値レジスタと、
カウンタと、デイジタル値レジスタおよびカウン
タのビツト出力を与えられる比較器とを有する。
カウンタは発振器の出力パルス列により連続的に
クロツクされている。カウンタの瞬時の状態は比
較器の一方の入力端Aに導かれている。比較器の
他方の入力端Bには、変換すべきデイジタル値を
含むレジスタのビツト出力端が接続されている。
この比較器はA<Bの場合に方形波信号を発する
ように構成されている。この信号のパルス幅は比
較器の入力端Bにおけるデイジタル値に比例して
いる。この信号が基準電圧に関係づけられ、また
低減フイルタを介して取り出され得る。発振器の
パルス列周波数をカウンタのカウント範囲で割つ
たものが基本波となり、この基本波に対して低域
フイルタが設計されていなければならない。DETAILED DESCRIPTION OF THE INVENTION The present invention continuously compares the digital value contained in a numerical register with the contents of a counter fed with a count pulse train, starting from the initial state of the counter until both values become equal. A method of digital-to-analog conversion, in which at least one group of bit outputs of a counter is compared with bit outputs of a memory of a different order in order to determine the duty ratio of the pulse signal and to increase the frequency of the pulse signal. It relates to a device for. This type of digital-to-analog converter was published in the article "Digital-to-analog converter capable of MOS integration" in the magazine "FUNK.TECHNIK (Radio Technology)" Vol. 30, No. 7, 1975, pages 180 to 184.
It is described in. One of the pulse width modulation circuits shown in this paper includes a digital value register and
It has a counter and a comparator fed with a digital value register and the bit output of the counter.
The counter is continuously clocked by the oscillator's output pulse train. The instantaneous state of the counter is fed to one input A of the comparator. The other input B of the comparator is connected to the bit output of the register containing the digital value to be converted.
This comparator is configured to emit a square wave signal if A<B. The pulse width of this signal is proportional to the digital value at input B of the comparator. This signal is related to a reference voltage and can be extracted via a reduction filter. The fundamental wave is obtained by dividing the pulse train frequency of the oscillator by the count range of the counter, and a low-pass filter must be designed for this fundamental wave.
同じ論文に記載されている別の回路は同様にカ
ウンタ、レジスタおよび比較器を有する。しか
し、この回路では、カウンタの最下位ビツトが比
較器の最上位ビツトに、またその反対に、結びつ
けられるように、カウンタのすべてのビツト出力
端が比較器の対応する入力端と交さ接続されてい
る。この回路は同論文にストカステイツク法と呼
ばれている方法で作動する。比較器の出力端に、
統一的な周波数をもつ信号は生じない。平均的な
出力信号周波数は先にあげた回路のそれよりも高
いので、高速変換が達成され、また低域フイルタ
に対する費用が節減され得る。しかし同論文の第
181頁の右欄下および第182頁の左欄下にストカス
テイツク法の欠点もあげられている。 Another circuit described in the same paper similarly includes counters, registers and comparators. However, in this circuit, all the bit outputs of the counter are cross-connected to the corresponding inputs of the comparator, such that the least significant bit of the counter is tied to the most significant bit of the comparator, and vice versa. ing. This circuit operates in a manner referred to in the same paper as the stochastic method. At the output end of the comparator,
No signal with a uniform frequency is produced. Since the average output signal frequency is higher than that of the previously listed circuits, faster conversion can be achieved and the cost for low pass filters can be saved. However, the article
The disadvantages of the stochastic method are also listed at the bottom of the right column on page 181 and at the bottom of the left column on page 182.
ドイツ連邦共和国特許出願公告第2317851号公
報には、冒頭に記載した方法が示されている。こ
の公報の第4欄の第50行ないし第56行に、変換器
の出力信号の周波数を高める効果は変換すべきデ
イジタル値の大きさに無関係ではないことが記載
されている。変換範囲の中央で周波数上昇係数は
最大である。変換範囲の両端に近づくにつれて周
波数上昇係数は直線的に1まで低下する。 German Patent Application No. 2317851 describes the method mentioned at the outset. In column 4, lines 50 to 56 of this publication, it is stated that the effect of increasing the frequency of the output signal of the converter is not independent of the magnitude of the digital value to be converted. At the center of the conversion range the frequency increase factor is maximum. The frequency increase coefficient decreases linearly to 1 as the ends of the conversion range are approached.
本発明の目的は、冒頭に記載した種類の方法
を、周波数上昇係数がその最高値から変換範囲の
両端に近づくほど低下することなく、両端まで一
定の大きさを保つように改良することである。 The object of the invention is to improve a method of the type described at the outset in such a way that the frequency rise factor does not decrease from its highest value closer to the ends of the conversion range, but remains constant in magnitude up to the ends. .
この目的は、本発明によれば、カウンタのすべ
てのビツト出力がそれと比較すべきレジスタのビ
ツト出力に対してレジスタ側に位の大きくなる方
向に所定のビツト数だけずらされており、その際
にカウンタの最上位の端部におけるビツト出力は
レジスタの最下位の端部におけるビツト出力に所
定の数で向かい合つており、またレジスタの最下
位ビツトに続くビツトに、レジスタの最下位のビ
ツト出力に現われている数値がそれと比較される
カウンタの最上位のビツトのその瞬間の内容を越
えている限り、そのつど1インクリメントが付け
加えられることを特徴とするデイジタル・アナロ
グ変換方法により達成される。 This purpose, according to the invention, is such that all the bit outputs of the counter are shifted by a predetermined number of bits in the direction of increasing digits toward the register with respect to the bit output of the register to be compared; The bit output at the most significant end of the counter is opposite the bit output at the least significant end of the register by a predetermined number, and the bit following the least significant bit of the register is opposite the bit output at the least significant end of the register. This is achieved by a digital-to-analog conversion method characterized in that one increment is added each time the present value exceeds the instantaneous content of the most significant bit of the counter with which it is compared.
前記公報に記載されている方法にくらべて本発
明による方法の利点は、出力信号が、変換すべき
デイジタル値の大きさに無関係な周波数をもつこ
とである。それにより、デイジタル値の1ビツト
を表わすために必要な開閉回数が見通され得る。
変換の精度に出力信号の立ち上がりおよび立ち下
がりの温度の影響がどのように影響するかを予測
することができ、したがつてその補償が可能にな
る。 The advantage of the method according to the invention compared to the method described in said publication is that the output signal has a frequency that is independent of the magnitude of the digital value to be converted. Thereby, the number of openings and closings required to represent one bit of the digital value can be estimated.
It is possible to predict how the temperature effects of the rise and fall of the output signal affect the accuracy of the conversion, thus allowing its compensation.
本発明の方法を実施するためのデイジタル・ア
ナログ変換装置は、レジスタの最下位のビツト出
力端とカウンタの最上位のビツト出力端とがデイ
ジタルな数値比較器の比較入力端に接続されてお
り、比較器の決定“カウンタ値がレジスタ値より
も小さい”の出力端が加算器の伝送入力端と接続
されており、この加算器の第1の加数ビツト入力
端がレジスタの上位のビツト出力端に、またその
第2の加数ビツト入力端が零電位に接続されてお
り、この加算器の合計ビツト出力端が減算カウン
タのビツト入力端に接続されており、この減算カ
ウンタのセツト信号入力端がカウンタの最上位ビ
ツトに先行するビツトの伝送出力端と接続されて
おり、またこの減算カウンタのカウント入力端が
アンドゲートを介して、上記カウンタにカウント
パルスを与えているものと同一のカウントパルス
発生器に接続されており、このアンドゲートの第
2の入力端がインバータを介して減算カウンタの
伝送出力端と接続されており、この伝送出力端に
デイジタル・アナログ変換器のパルス幅変調され
た出力信号が現われているように構成されている
ことが目的にかなつている。 A digital-to-analog conversion device for carrying out the method of the present invention has the lowest bit output terminal of the register and the highest bit output terminal of the counter connected to the comparison input terminal of a digital numerical comparator. The output terminal of the comparator that determines "counter value is less than the register value" is connected to the transmission input terminal of the adder, and the first addend bit input terminal of this adder is connected to the upper bit output terminal of the register. Also, its second addend bit input terminal is connected to zero potential, the sum bit output terminal of this adder is connected to the bit input terminal of a subtraction counter, and the set signal input terminal of this subtraction counter is connected to the transmission output of the bit preceding the most significant bit of the counter, and the count input of this subtraction counter receives the same count pulse that is giving the count pulse to the above counter via an AND gate. The second input of this AND gate is connected to the transmission output of the subtraction counter via an inverter, and the pulse width modulated signal of the digital-to-analog converter is connected to the transmission output of the digital-to-analog converter. It is expedient to arrange the output signal in such a way that it appears.
同じく本発明による方法を実施するのに適した
他のデイジタル・アナログ変換器として、比較ビ
ツト入力端が一方では変換すべきデイジタル値に
対するレジスタのビツト出力端と接続され、また
他方ではカウントパルス発生器のパルス列を与え
られているカウンタのビツト出力端と接続されて
いる比較器を有し、カウンタのビツト出力端の少
なくとも一群がレジスタの位の一致しないビツト
出力端と比較器を介して互いに対応しており、ま
た比較器の出力端からパルス幅変調された信号が
取り出し可能であるデイジタル・アナログ変換装
置において、カウントパルス発生器の出力端がカ
ウンタの最下位ビツトに続くビツトのカウント入
力端に接続され、またカウンタの最下位ビツトの
カウント入力端がカウンタの最上位ビツトの伝送
出力端に接続されており、またカウンタ状態がそ
のつどのレジスタ内容よりも小さい際に信号を発
する比較器の最下位ビツトの出力端が、カウンタ
状態とそのつどのレジスタ内容とが等しいことを
示す信号に対して本来用意されている比較器の最
下位ビツトの次のビツトの入力端と接続されてお
り、また比較器が、カウンタ状態がそのつどのレ
ジスタ内容と等しいかそれよりも小さい際に出力
信号を発するように構成されていることは目的に
かなつている。 Other digital-to-analog converters which are also suitable for carrying out the method according to the invention include a comparison bit input connected on the one hand to the bit output of a register for the digital value to be converted, and on the other hand a counting pulse generator. a comparator connected to a bit output terminal of a counter to which a pulse train of In a digital-to-analog converter in which the pulse width modulated signal can be extracted from the output of the comparator, the output of the count pulse generator is connected to the count input of the bit following the least significant bit of the counter. The count input of the least significant bit of the counter is connected to the transmission output of the most significant bit of the counter, and the least significant bit of the comparator is connected to the transmission output of the most significant bit of the counter. The output terminal of the bit is connected to the input terminal of the bit next to the least significant bit of the comparator, which is originally prepared for the signal indicating that the counter state is equal to the contents of the respective register. It is expedient that the device is configured to emit an output signal when the counter state is equal to or less than the respective register content.
レジスタおよびカウンタは純2進あるいは混合
された数系にしたがつて組織されていてよい。10
進数系によれば、10の系乗が出力信号周波数上昇
係数として得られる。係数の選択は、利用する低
域フイルタの周波数応答特性に適合させるのが有
利である。 Registers and counters may be organized according to pure binary or mixed number systems. Ten
According to the base number system, the system power of 10 is obtained as the output signal frequency increase coefficient. Advantageously, the selection of the coefficients is adapted to the frequency response characteristics of the low-pass filter utilized.
以下、図面により本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図には、レジスタSpの3つの桁と向かい
合つたカウンタZの3つの桁が示されている。カ
ウンタZの最下位桁のカウント入力端はカウント
パルス発生器TGの出力端と接続されている。そ
れぞれ下位の桁の伝送出力端はそれぞれ上位の桁
のカウント入力端と接続されている。カウンタZ
の最上位桁のビツト出力端は比較器HKの比較入
力端Aに接続されている。比較器HKの同等のビ
ツト入力端BはレジスタSpの最下位桁のビツト
出力端と接続されている。レジスタSpの最下位
桁のあとに続く桁のビツト出力端は、同じく桁毎
に配置されている加算器Add1およびAdd2の入
力端Cと接続されている。加算器の加算入力端D
は零電位に接続されている。加算器Add1および
Add2の加算ビツト出力端Σは減算カウンタRZ
の2つの相応の桁のビツト入力端に接続されてい
る。加算器Add1の伝送入力端は比較器HKの決
定出力端に接続されており、カウンタZの最上位
桁内に入れられた数値がレジスタSpの最下位桁
内に記憶されている数値よりも小さいときには、
決定出力端から信号が発せられる。加算器Add1
の伝送出力端は加算器Add2の伝送入力端と接続
されている。減算カウンタRZのカウント入力端
はアンドゲートGを介してタイミングパルス発生
器TGの出力端と接続されてている。アンドゲー
トGの第2の入力端はインバータIを介して減算
カウンタRZの最上位桁の伝送出力端に接続され
ている。この出力端には低域フイルタTも接続さ
れており、ここからアナログ値を取り出すことが
できる。カウンタZの最下位桁と最上位桁との間
に位置する桁の伝送出力端は減算カウンタRZの
両桁のセツト入力端と接続されている。 In FIG. 1, three digits of counter Z are shown opposite three digits of register Sp. The count input terminal of the least significant digit of the counter Z is connected to the output terminal of the count pulse generator TG. The transmission output terminals of the lower digits are respectively connected to the count input terminals of the upper digits. Counter Z
The bit output terminal of the most significant digit is connected to the comparison input terminal A of the comparator HK. The equivalent bit input B of the comparator HK is connected to the least significant bit output of the register Sp. The bit output terminals of the digits following the least significant digit of the register Sp are connected to the input terminals C of adders Add1 and Add2, which are also arranged for each digit. Addition input terminal D of adder
is connected to zero potential. Adder Add1 and
The addition bit output terminal Σ of Add2 is the subtraction counter RZ
are connected to the bit inputs of the two corresponding digits. The transmission input of the adder Add1 is connected to the decision output of the comparator HK, and the value stored in the most significant digit of the counter Z is smaller than the value stored in the least significant digit of the register Sp. sometimes,
A signal is emitted from the decision output terminal. Adder Add1
The transmission output terminal of is connected to the transmission input terminal of adder Add2. The count input of the subtraction counter RZ is connected via an AND gate G to the output of the timing pulse generator TG. The second input terminal of the AND gate G is connected via an inverter I to the transmission output terminal of the most significant digit of the subtraction counter RZ. A low-pass filter T is also connected to this output terminal, from which an analog value can be extracted. The transmission output terminals of the digits located between the least significant digit and the most significant digit of the counter Z are connected to the set input terminals of both digits of the subtraction counter RZ.
このデイジタル・アナログ変換器の作動の仕方
について以下に説明する。連続的にカウントする
カウンタZの桁はレジスタSpの桁にくらべて、
レジスタ側で位が大きくなる方向に1桁だけずれ
ている。その際、カウンタZの最上位桁が比較器
HKを介してレジスタSpの最下位桁と向かい合つ
ている。カウンタの最上位桁のカウンタ状態がレ
ジスタSpの最下位桁の内容よりも小さければ、
比較器HKが伝送信号を加算器Add1に与える。
この加算器はその加数ビツト入力端Cに加わつて
いる値に1インクリメントを加算する。減算カウ
ンタは、カウンタZが伝送パルスを最上位桁と最
下位桁との間に位置する桁に与えるたびに、上記
の補正された合計値にセツトされる。減算カウン
タRZはこの値から、カウンタZがアツプカウン
トおよびダウンカウントを行う周波数と等しい周
波数でダウンカウントを行い、その内容が零に達
すれば停止する。その際、減算カウンタは、再び
加算器Add1およびAdd2からの合計値でロード
されるまで、出力信号を発し続ける。 The manner in which this digital-to-analog converter operates will be explained below. The digits of counter Z, which counts continuously, are compared to the digits of register Sp.
It is shifted by one digit in the direction of increasing digits on the register side. At that time, the most significant digit of counter Z is the comparator.
It faces the least significant digit of register Sp via HK. If the counter state of the most significant digit of the counter is less than the contents of the least significant digit of register Sp, then
Comparator HK provides the transmission signal to adder Add1.
This adder adds one increment to the value being applied to its addend bit input C. The subtraction counter is set to the above-mentioned corrected sum value each time counter Z applies a transmission pulse to a digit located between the most significant and least significant digit. The subtraction counter RZ counts down from this value at a frequency equal to the frequency at which the counter Z performs up-counting and down-counting, and stops when the content reaches zero. The subtraction counter then continues to emit an output signal until it is again loaded with the sum value from the adders Add1 and Add2.
第2図ではカウンタ2の3つの桁が出力側でそ
れぞれ対応する比較器Kの3つの桁の比較入力端
Aと接続されている。比較器Kの他の比較入力端
BはレジスタSpの3つの桁のビツト出力端に接
続されている。比較器Kの最上位桁の出力端(規
準A≦B)には低域フイルタTが接続されてい
る。カウントパルス発生器TGの出力端はカウン
タZの第2桁のカウント入力端に接続されてい
る。カウンタZの第1桁のカウント入力端はカウ
ンタZの最上位桁の伝送出力端に接続されてい
る。比較器Kの第1桁の出力端(規準A<B)は
比較器Kの第2桁の伝送入力端(規準A=B)と
接続されている。比較器Kの第2桁の伝送出力端
(規準A<B、A=BおよびA>B)は比較器K
の最上位桁の担応の伝送入力端と接続されてい
る。 In FIG. 2, the three digits of the counter 2 are connected on the output side to the comparison inputs A of the three digits of the corresponding comparator K. The other comparison input B of the comparator K is connected to the three-digit bit output of the register Sp. A low-pass filter T is connected to the output terminal of the most significant digit of the comparator K (criterion A≦B). The output of the count pulse generator TG is connected to the second digit count input of the counter Z. The count input terminal of the first digit of counter Z is connected to the transmission output terminal of the most significant digit of counter Z. The output of the first digit of comparator K (criterion A<B) is connected to the transmission input of the second digit of comparator K (criterion A=B). The transmission output of the second digit of comparator K (criteria A<B, A=B and A>B)
It is connected to the transmission input terminal corresponding to the most significant digit.
第3図には、比較器Kの出力信号が比較器の最
下位桁の決定規準およびその最上位桁の決定規準
と関係する離散的な論理値として示されている。
図の左側の欄には最下位桁の決定規準が、中央の
欄には最上位桁の決定基準が、また右側の欄には
論理的“1”および論理的“0”としての出力信
号が記入されている。 In FIG. 3, the output signal of comparator K is shown as a discrete logic value that is related to the comparator's least significant digit decision criterion and its most significant digit decision criterion.
The left column of the diagram contains the decision criteria for the least significant digit, the center column the decision criteria for the most significant digit, and the right column the output signals as logical “1” and logical “0”. It is filled in.
第4図には、カウンタZの最下位桁の10のラン
(run)装置0ないし9、に対する比較器Kの出
力信号の時間的経過が示されている。その際、最
下位桁のレジスタ内容は3と仮定されている。図
からわかるように、10のラン状態のなかでカウン
タの最下位桁に含まれている3は出力電圧におい
て最初の3つのラン状態における3つの付加的な
10位ビツトとして表わされる。さらに、図からわ
かるように、最下位桁内のA=Bに対して比較器
Kの出力信号は零になる。なぜならば、最下位桁
に続く桁の伝送入力端にもはやドライブされてい
ないからである。第4図に示した例は10進法で作
動する比較器Kに関するものである。 FIG. 4 shows the time course of the output signal of the comparator K for the ten run units 0 to 9 of the least significant digit of the counter Z. At this time, it is assumed that the register content of the least significant digit is 3. As can be seen from the figure, among the 10 run states, the 3 included in the least significant digit of the counter is equal to the 3 additional digits in the first three run states in the output voltage.
Represented as the 10th bit. Furthermore, as can be seen from the figure, the output signal of comparator K becomes zero for A=B in the least significant digit. This is because the transmission input of the digit following the least significant digit is no longer driven. The example shown in FIG. 4 concerns a comparator K operating in decimal notation.
第1図は本発明による方法を実施するためのデ
イジタル・アナログ変換器の実施例のブロツク回
路図、第2図は同じく本発明による方法を実施す
るためのデイジタル・アナログ変換器の第2の実
施例のブロツク回路図、第3図は第2図のデイジ
タル・アナログ変換器の比較器の出力信号と比較
器により比較すべき入力量すなわちカウンタ状態
およびそのつどのレジスタ内容との関係を示す
図、第4図は第2図のデイジタル・アナログ変換
器の比較器の出力信号の時間的経過を特定のレジ
スタ内容の場合について示す図である。
Add……加算器、G……アンドゲート、HK…
…比較器、I……インバータ、K……比較器、
RZ……減算カウンタ、Sp……レジスタ、T……
低域フイルタ、TG……タイミングパルス発生
器、Z……カウンタ。
FIG. 1 is a block diagram of an embodiment of a digital-to-analog converter for carrying out the method according to the invention, and FIG. 2 shows a second embodiment of a digital-to-analog converter for carrying out the method according to the invention. An example block circuit diagram, FIG. 3 is a diagram showing the relationship between the output signal of the comparator of the digital-to-analog converter of FIG. FIG. 4 shows the time course of the output signal of the comparator of the digital-to-analog converter of FIG. 2 for specific register contents. Add...adder, G...and gate, HK...
...Comparator, I...Inverter, K...Comparator,
RZ...Subtraction counter, Sp...Register, T...
Low-pass filter, TG...timing pulse generator, Z...counter.
Claims (1)
ントパルス列を与えられているカウンタの内容と
絶えず比較され、カウンタの初期状態から両数値
が等しくなるまでに経過する時間がパルス信号の
デユーテイレシオを定め、またパルス信号の周波
数を高めるためカウンタのビツト出力の少なくと
も一群が位の異なるレジスタのビツト出力と比較
されるデイジタル・アナログ変換方法において、
カウンタのすべてのビツト出力がそれと比較すべ
きレジスタのビツト出力に対してレジスタ側に位
の大きくなる方向に所定のビツト数だけずらされ
ており、その際にカウンタの最上位の端部におけ
るビツト出力はレジスタの最下位の端部における
ビツト出力に所定の数で向かい合つており、また
レジスタの最下位ビツトに続くビツトにレジスタ
の最下位のビツト出力に現われている数値がそれ
と比較されるカウンタの最上位のビツトのその瞬
間の内容を越えている限りそのつど1インクリメ
ントが付け加えられることを特徴とするデイジタ
ル・アナログ変換方法。 2 変換すべきデイジタル値に対するレジスタの
最下位のビツト出力端と継続的にカウントパルス
列を与えられているカウンタの最上位のビツト出
力端とがデイジタルな数値比較器の比較入力端に
接続されており、比較器の決定“カウンタ値がレ
ジスタの値よりも小さい”の出力端が加算器の伝
送入力端と接続されており、この加算器の第1の
加数ビツト入力端がレジスタの上位のビツト出力
端にまたその第2の加数ビツト入力端が零電位に
接続されており、この加算器の合計ビツト出力端
が減算カウンタのビツト入力端に接続されてお
り、この減算カウンタのセツト信号入力端がカウ
ンタの最上位ビツトに先行するビツトの伝送出力
端と接続されており、またこの減算カウンタのカ
ウント入力端がアンドゲートを介して前記カウン
タにカウントパルスを与えているものと同一のカ
ウントパルス発生器に接続されており、このアン
ドゲートの第2の入力端がインバータを介して減
算カウンタの伝送出力端と接続されており、この
伝送出力端にデイジタル・アナログ変換器のパル
ス幅変調された出力信号が現われていることを特
徴とするデイジタル・アナログ変換装置。 3 比較ビツト入力端が一方では変換すべきデイ
ジタル値に対するレジスタのビツト出力端と接続
され他方ではカウントパルス発生器のパルス列を
与えられているカウンタのビツト出力端と接続さ
れている比較器を有し、カウンタのビツト出力端
の少なくとも一群がレジスタの位の一致しないビ
ツト出力端と比較器を介して互いに対応してお
り、比較器の出力端からパルス幅変調された信号
が取り出し可能であり、カウントパルス発生器の
出力端がカウンタの最下位ビツトに続くビツトの
カウント入力端に接続され、カウンタの最下位ビ
ツトのカウント入力端がカウンタの最上位ビツト
の伝送出力端に接続されており、カウンタ状態が
そのつどのレジスタ内容よりも小さい際に信号を
発する比較器の最下位ビツトの出力端がカウンタ
状態とそのつどのレジスタ内容とが等しいことを
示す信号に対して本来用意されている比較器の最
下位ビツトの次のビツトの入力端と接続されてお
り、また比較器がカウンタ状態がそのつどのレジ
スタ内容と等しいかそれよりも小さい際に出力信
号を発することを特徴とするデイジタル・アナロ
グ変換装置。[Claims] 1. The digital value contained in the register is constantly compared with the contents of a counter to which a count pulse train is applied, and the time elapsed from the initial state of the counter until both values become equal is determined by the pulse signal. In a digital-to-analog conversion method, at least one group of bit outputs of a counter is compared with bit outputs of registers of different digits to determine the duty ratio and to increase the frequency of the pulse signal.
All bit outputs of the counter are shifted by a predetermined number of bits in the direction of increasing registers with respect to the bit outputs of the registers with which they are compared, such that the bit outputs at the most significant end of the counter is a predetermined number of bits opposite the bit output at the least significant end of the register, and the bits following the least significant bit of the register are of a counter with which the value appearing at the least significant bit output of the register is compared. A digital-to-analog conversion method characterized in that one increment is added each time as long as the instantaneous content of the most significant bit is exceeded. 2. The least significant bit output of the register for the digital value to be converted and the most significant bit output of the counter, which is continuously fed with a count pulse train, are connected to the comparison input of a digital numerical comparator. , the output terminal of the comparator that determines "counter value is smaller than the register value" is connected to the transmission input terminal of the adder, and the first addend bit input terminal of this adder is connected to the upper bit of the register. The output terminal and its second addend bit input terminal are connected to zero potential, and the sum bit output terminal of this adder is connected to the bit input terminal of a subtraction counter, and the set signal input of this subtraction counter The count input of this subtracting counter is connected to the transmission output of the bit preceding the most significant bit of the counter, and the count input of this subtraction counter is connected to the same count pulse that is giving the count pulse to said counter via an AND gate. The second input of this AND gate is connected to the transmission output of the subtraction counter via an inverter, and the pulse width modulated signal of the digital-to-analog converter is connected to the transmission output of the digital-to-analog converter. A digital-to-analog conversion device characterized in that an output signal appears. 3 a comparator whose comparison bit input is connected on the one hand to the bit output of a register for the digital value to be converted and on the other hand to the bit output of a counter fed with the pulse train of a counting pulse generator; , at least one group of the bit output terminals of the counter corresponds to the bit output terminals of the register whose digits do not match each other via a comparator, and a pulse width modulated signal can be taken out from the output terminal of the comparator, and the count The output end of the pulse generator is connected to the count input end of the bit following the least significant bit of the counter, and the count input end of the least significant bit of the counter is connected to the transmission output end of the most significant bit of the counter. The output terminal of the least significant bit of the comparator which emits a signal when is smaller than the contents of the respective register is the output terminal of the comparator which is originally prepared for the signal indicating that the counter state and the contents of the respective register are equal. Digital-to-analog conversion, characterized in that the comparator is connected to the input of the bit following the least significant bit and that the comparator provides an output signal when the counter state is equal to or less than the respective register contents. Device.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPS5539499A JPS5539499A (en) | 1980-03-19 |
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Family
ID=6048815
Family Applications (1)
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---|---|---|---|
JP11469079A Granted JPS5539499A (en) | 1978-09-06 | 1979-09-06 | Method of and device for converting digital to analog |
Country Status (4)
Country | Link |
---|---|
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CH (1) | CH646823A5 (en) |
DE (1) | DE2838839C2 (en) |
SE (1) | SE440430B (en) |
Families Citing this family (3)
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---|---|---|---|---|
JPS57155834A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
JPS6436118A (en) * | 1987-07-31 | 1989-02-07 | Mazda Motor | Digital pulse width modulator |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51123501A (en) * | 1975-04-08 | 1976-10-28 | Philips Nv | Signal converter |
Family Cites Families (1)
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---|---|---|---|---|
DE2317851B2 (en) * | 1973-04-10 | 1975-04-24 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig, 8510 Fuerth | Digital-to-analog converter |
-
1978
- 1978-09-06 DE DE2838839A patent/DE2838839C2/en not_active Expired
-
1979
- 1979-08-30 CH CH786679A patent/CH646823A5/en not_active IP Right Cessation
- 1979-09-03 SE SE7907317A patent/SE440430B/en not_active IP Right Cessation
- 1979-09-06 JP JP11469079A patent/JPS5539499A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51123501A (en) * | 1975-04-08 | 1976-10-28 | Philips Nv | Signal converter |
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DE2838839C2 (en) | 1983-03-03 |
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SE440430B (en) | 1985-07-29 |
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