JPS6242637A - Parallel frame buffer circuit - Google Patents

Abstract

PURPOSE:To prevent malfunction due to shift of timing by arranging three or more buffer memories having one-frame length in parallel and writing data after confirming cyclic positional relations of memories for write and read. CONSTITUTION:At least three or more buffer memories 10-13 having one-frame length are arranged in parallel in a master station of a loop synchronizing TDM network. A frame is transmitted through a selector 16 and is returned to a frame buffer circuit through a loop as a feedback frame. A frame detecting part 8 detects the frame by the feedback frame to change cyclically the memory for write on each frame. A write control circuit 9 writes the frame after resetting contents of the memory, and a read control circuit 17 reads the frame after confirming cyclic positional relations of memories for write and read.

Description

【発明の詳細な説明】 〔概要〕 ループ形同期ＴＤＭネットワークのフレームバッファメ
モリ回路において、各々少なくとも１フレーム長のバッ
ファメモリを３個以上並列に並べ、該３個以上のバッフ
ァメモリへの書込みは、バッファメモリの内容をリセッ
トした後にサイクリックに行い、読み出しは、書込みに
使用しているバッファメモリと、読み出すへ゛ソファメ
モリとのサイクリックな位置関係を確認してから行うよ
うにすることで、１フレーノ・の時間に生じたエラーが
次のフレームに波及せず又少しのタイミングのずれにた
いしても誤動作しないようにしたものである。[Detailed Description of the Invention] [Summary] In a frame buffer memory circuit of a loop type synchronous TDM network, three or more buffer memories each having a length of at least one frame are arranged in parallel, and writing to the three or more buffer memories is performed by: By cyclically resetting the contents of the buffer memory, and reading after checking the cyclic positional relationship between the buffer memory used for writing and the sofa memory to be read, 1. This is to prevent an error occurring in the Freno time from spreading to the next frame, and to prevent malfunctions even in response to a slight timing shift.

〔産業上の利用分野〕[Industrial application field]

本発明は、ＴＤＭフレームを伝送するためのループ長を
該ＴＤＭフレームの伝送時間の整数倍となるように調整
する、ループ形同期ＴＤＭネットワークのフレームバッ
ファメモリ回路の改良に関する。The present invention relates to an improvement in a frame buffer memory circuit for a loop-type synchronous TDM network, which adjusts the loop length for transmitting a TDM frame to be an integral multiple of the transmission time of the TDM frame.

ループ形同期ＴＤＭネットワークの親局では、ループ上
にＴＤＭフレームを周回させ、ノード間で一定周期で指
定したタイムスロットにアクセス出来るようにする為に
ループの電気長をＴＤＭフレームの伝送時間の電気長の
整数倍にする必要がある。At the master station of a loop-type synchronous TDM network, the TDM frame is circulated on the loop, and the electrical length of the loop is set as the electrical length of the TDM frame transmission time so that nodes can access specified time slots at regular intervals. It must be an integer multiple of .

このために親局にフレームバッファメモリ回路を設け、
ループ長をＴＤＭフレームの伝送時間の整数倍とするよ
うに調整している。For this purpose, a frame buffer memory circuit is installed in the master station.
The loop length is adjusted to be an integral multiple of the TDM frame transmission time.

このフレームバッファメモリ回路において、１フレ一ム
時間に生じたエラーが次のフレームに波及しないことは
勿論フレームバッファメモリ回路に書込み、読み出しを
行うタイミングに少しのずれが生じても誤動作しないこ
とが望ましい。In this frame buffer memory circuit, it is desirable that an error that occurs during one frame does not spread to the next frame, and that malfunctions do not occur even if there is a slight shift in the timing of writing to and reading from the frame buffer memory circuit. .

〔従来の技術〕[Conventional technology]

ループ長をＴＤＭフレームの伝送時間の整数倍にし且つ
１フレ一ム時間に生じたエラーが次のフレームに波及し
ないようにするものとしては、水出願人カ昭和６０年２
月１３日特１！Ｊｌ昭６０−２９７１１にて出願した、
フレームへ′ソファ回路がある。As a system that makes the loop length an integral multiple of the TDM frame transmission time and prevents an error that occurs in one frame time from spreading to the next frame, the applicant of the Water Applicant proposed a system in 1985.
Month 13th Special 1! Filed under Jl 1986-29711.
There is a sofa circuit to the frame.

この実施例に就いて図を用いて以下説明する。This embodiment will be explained below using figures.

第２図は従来例のフレームバッファ回路のブロック図で
ある。FIG. 2 is a block diagram of a conventional frame buffer circuit.

図中１はフレーム発生部、２．３はセレクタ、４はＦｉ
Ｆｏ　（先入れ先出し）メモリ制御部、５はフレーム検
出部、６．７はＦｉＦｏメモリを示す。In the figure, 1 is the frame generator, 2.3 is the selector, and 4 is Fi.
A Fo (first-in first-out) memory control unit, 5 a frame detection unit, and 6.7 a FiFo memory.

フレーム検出部５は、ループ上を周回して戻ってきたフ
レーム（帰還フレーム）からフレーム検出を行い、フレ
ーム毎に交互に、各フレームの先頭からＦｉＦｏメモリ
６又は７に読み込まれるように、ＦｉＦｏメモリ６又は
７に、まずＦ　ｉ　Ｆ　。The frame detection unit 5 performs frame detection from the frames (return frames) that have gone around the loop and returned, and the frame detection unit 5 detects frames from the frames (return frames) that have returned from the loop, and alternately reads the frame from the beginning of each frame into the FiFo memory 6 or 7. 6 or 7, first F i F.

メモリ、リセット命令を送出する。Memory, sends reset command.

フレーム検出部５はさらに、リセットされたＦｉＦｏメ
モリに対して書込みクロックを送出し、１フレームを先
頭から順序よく記憶を開始させ、ＦｉＦｏメモリ内部に
予め定めたデータ量が蓄積された時点でフレーム書込み
完了のフラグを立てＦｉＦｏメモリ制御部４に送出する
。The frame detection unit 5 further sends a write clock to the reset FiFo memory, starts storing one frame in order from the beginning, and completes frame writing when a predetermined amount of data is accumulated inside the FiFo memory. A flag is set and sent to the FiFo memory control unit 4.

ＦｉＦｏメモリ制御部４では、上記書込み完了フラグが
立ったＦｉＦｏメモリに、フレーム発生部１で送出して
いるフレーム発生タイミングクロックに合わせて、読み
出し命令クロックを送出する。又ＦｉＦｏメモリ制御部
４では、セレクタ２に書込み完了信号が送られてきたＦ
ｔＦｏメモリをリセットするように、セレクト信号を送
る。The FiFo memory control unit 4 sends a read command clock to the FiFo memory for which the write completion flag has been set in accordance with the frame generation timing clock sent by the frame generation unit 1. In addition, in the FiFo memory control unit 4, the write completion signal is sent to the selector 2.
Send a select signal to reset the tFo memory.

同様にＦｉＦｏメモリ制御部４ではセレクタ３には、メ
モリよりデータを読み出し始たら、セレクタ２側に接続
されるようにセレクト信号を送出する。Similarly, the FiFo memory control unit 4 sends a select signal to the selector 3 so that it is connected to the selector 2 side when data starts to be read from the memory.

ＦｉＦｏメモリは、読み出し命令クロックを受、信する
と、記憶したフレームデータを順序よくセレクタ２．セ
レクタ３を介して、伝送路に送出する。When the FiFo memory receives a read command clock, the stored frame data is sequentially sent to selector 2. It is sent to the transmission line via the selector 3.

このように書込み前にメモリの内容をリセットすること
で、■フレームの時間に生じたエラーが次のフレーム迄
波及しないようにしている。By resetting the contents of the memory before writing in this manner, an error that occurs during frame 1 is prevented from spreading to the next frame.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、バッファメモリが２個の場合は、読み出
しが終わったら直ちにバッファメモリをリセットし、そ
こに直ちに新しいフレームを書き込む如く、リセット、
書込み、読み出しの各ステップを連続して且つ瞬時に切
り替える必要があり、少しのタイミングのずれが生じる
と、例えば読み出し中のバッファメモリをリセットした
り、又は書込み中のものを読み出したりして誤動作を起
こす問題点がある。However, if there are two buffer memories, reset the buffer memory immediately after reading is completed, and immediately write a new frame there.
It is necessary to switch between writing and reading steps continuously and instantaneously, and if a slight timing deviation occurs, it may cause a malfunction due to, for example, resetting the buffer memory that is being read or reading what is being written. There are problems that arise.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点は、各々少なくとも１フレーム長のバッファ
メモリを３個以上並列に並べ、該３個以上のバッファメ
モリへの書込みは、バッファメモリの内容をリセットし
た後にサイクリックに行い、読み出しは、凹込みに使用
しているバッファメモリと、読み出すバッファメモリと
のサイクリックな位置関係を確認してから行うようにし
た本発明の並列形フレームバッファ回路により解決され
る。The above problem is that three or more buffer memories each having a length of at least one frame are arranged in parallel, writing to the three or more buffer memories is performed cyclically after resetting the contents of the buffer memory, and reading is performed in a concave manner. This problem is solved by the parallel frame buffer circuit of the present invention, in which the cyclic positional relationship between the buffer memory used for loading and the buffer memory to be read is confirmed.

〔作用〕[Effect]

本発明によれば、バッファメモリに書込む前にメモリの
内容をリセットすることで、１フレーノ、の時間に生じ
たエラーが次のフレーム迄波及しなく、且つバッファメ
モリは３個以上あるので、少しのタイミングのずれは吸
収が可能となり、少しのタイミングのずれによる誤動作
は生じなくすることが出来る。According to the present invention, by resetting the memory contents before writing to the buffer memory, an error that occurs in one frame does not spread to the next frame, and since there are three or more buffer memories, A slight timing shift can be absorbed, and malfunctions caused by a slight timing shift can be prevented.

〔実施例〕〔Example〕

第１図は本発明の実施例の並列形フレームバッファ回路
のブロック図である。FIG. 1 is a block diagram of a parallel frame buffer circuit according to an embodiment of the present invention.

図中８はフレーム検出部、９はＦｉＦｏ書込み制御回路
（メモリの書込み制御回路）、１０〜１３はＦｉＦｏメ
モリ、１４はフレーム発生部、１５はマスククロック発
生部、１６はセレクタ、１７はＦｉＦｏ読み出し制御皿
回路（メモリの読み出し制御回路）を示す。In the figure, 8 is a frame detection section, 9 is a FiFo write control circuit (memory write control circuit), 10 to 13 are FiFo memories, 14 is a frame generation section, 15 is a mask clock generation section, 16 is a selector, and 17 is a FiFo readout The control panel circuit (memory read control circuit) is shown.

第１図はＦｉＦｏメモリが４個の場合の例である。FIG. 1 shows an example in which there are four FiFo memories.

先づセレクタ１６を介して何等かのフレームが送出され
、ループを回って帰還フレームとして、フレームバッフ
ァ回路に戻ってくる。First, some frame is sent out via the selector 16, goes through a loop, and returns to the frame buffer circuit as a feedback frame.

フレーム検出部８にては、帰還フレームからフレーム検
出を行い、Ｉフレーム毎に、書込みを行うＦｉＦｏメモ
リをサイクリックに変え（ＦｉＦＯメモリ１Ｏ−ＦｉＦ
ｏメモリ１１　　ＦｉＦｏメモリ１２−ＦｉＦｏメモリ
１３−ＦｉＦｏメモリ１０・・・・）書込みメモリ選択
信号（Ｗ−ＦｉＦｏ−３ＥＩ、）及びフレームの先頭を
示すクロック（Ｓ　−Ｆ・ＣＬＫ）と、書込みを行うク
ロック（Ｗ−ＣＬＫ）をＦｉＦｏ書込み制御回Ｉｓ９に
送る。又この時、書込みメモリ選択信号はＦ　ｉ　Ｆ　
。The frame detection unit 8 performs frame detection from the feedback frame, and cyclically changes the FiFO memory to which writing is performed for each I frame (FiFO memory 1O-FiF
o Memory 11 FiFo memory 12 - FiFo memory 13 - FiFo memory 10...) Performs writing using the write memory selection signal (W-FiFo-3EI,) and the clock (S-F・CLK) indicating the beginning of the frame. A clock (W-CLK) is sent to the FiFo write control circuit Is9. Also, at this time, the write memory selection signal is F i F
.

読み出し制御回路１７にも送り、今、どのＦｉＦｏメそ
りに書き込んでいるかが判るようにしておく。It is also sent to the read control circuit 17 so that it can be seen which FiFo memory is currently being written to.

ＦｉＦｏ書込み制御回路９では、先頭を示すクロックに
より先頭を検出し、このフレームを書き込むＦｉＦｏメ
モリを、書込みメモリ選択信号により選択し、リセット
パルス（Ｒ３Ｔ）を送り、一度ＦｉＦｏメモリを空にし
、又書込みクロックを送りデータの書込みを行う。The FiFo write control circuit 9 detects the start using the clock indicating the start, selects the FiFo memory to which this frame is to be written using the write memory selection signal, sends a reset pulse (R3T), once empties the FiFo memory, and then writes again. Sends the clock and writes data.

このようにして書込み側では１フレームずつサイクリッ
クにＦｉＦｏメモリ１０〜１３に書き込んでいく。この
ためＦｉＦｏメモリには最大４フレームの内容が格納さ
れる。In this way, on the writing side, one frame is cyclically written into the FiFo memories 10 to 13. Therefore, the contents of a maximum of four frames are stored in the FiFo memory.

又書込み開始時にＦｉＦｏメモリのリセットを行うので
、１つのＦｉＦｏメモリに１フレーム長より大きなデー
タが格納されることがなく、リセットのＦｉＦｏメモリ
長は１フレーム長で十分となる。Furthermore, since the FiFo memory is reset at the start of writing, data larger than one frame length is not stored in one FiFo memory, and one frame length is sufficient as the FiFo memory length for reset.

次に読み出し側では、マスタクロック発生部１５よりの
マスククロックにより動作するフレーム発生部１４にて
誤動作時に送出するマスタフレーム（ＩＮＤ）を作成す
ると共に読み出しクロック（Ｒ・ＣＬＫ）、マスタフレ
ームの先頭を示すクロック（Ｍ−Ｆ−ＣＬＫ）をＦｉＦ
ｏ読み出し制御回路１７に送り出す。Next, on the read side, the frame generator 14, which operates using the mask clock from the master clock generator 15, creates a master frame (IND) to be sent in the event of a malfunction, and also uses the read clock (R・CLK) to generate the beginning of the master frame. The clock (M-F-CLK) shown in the FiF
o Send to read control circuit 17.

又ＦｉＦｏ読み出し制御回路１７には各ＦｉＦ０メモリ
１０〜１３の書込み完了を示す信号（ＲＥＡＤＹ）も入
力している。A signal (READY) indicating completion of writing to each FiFO memory 10 to 13 is also input to the FiFo read control circuit 17.

ＦｉＦｏ読み出し制御回路１７では、読み出しタイミン
グが、マスクフレームの先頭を示すクロック（Ｍ−Ｆ−
ＣＬＫ）に対応し、又読み出すＦｉ１？ｏメモリが書込
み完了状態にあり、又読み出しを行うＦｉＦｏメモリが
書き込んでいるＦｉＦＯメモリに対し、１つまたは２つ
進んでいる場合に内部フラグをオフとして読み出しを行
い、書き込んでいる１７ｉｐ’ｏメモリと読み出すＦｉ
Ｆｏメモリが同じ、又は書込み完了してから暫くしてか
ら読み出すために、今読み出しているＦｉｐｏメモリの
次のＦｉＦｏメモリに書き込んでいる場合は、内部フラ
グをオンとして読み出しを停止し、次のマスクフレーム
の先頭を示すクロック（Ｍ・Ｆ−ＣＬＫ）が来る迄待ち
、先に説明した条件が成立し、内部フラグがオフになれ
ば読み出しを再開する。In the FiFo read control circuit 17, the read timing is based on the clock (M-F-) indicating the beginning of the mask frame.
CLK) and read out again Fi1? o When the writing is completed to the memory and the FiFO memory to be read is one or two steps ahead of the FiFO memory to which it is being written, the internal flag is turned off to read and write to the 17ip'o memory. Fi reads out as
If the Fo memory is the same, or if you are writing to the Fifo memory next to the Fipo memory you are currently reading in order to read it after a while after the writing is completed, turn on the internal flag to stop reading and start the next mask. It waits until the clock (M·F-CLK) indicating the beginning of the frame arrives, and when the previously described conditions are satisfied and the internal flag is turned off, reading is resumed.

尚内部フラグがオンの場合は、セレクタ制御信号（ＳＷ
−Ｃ０ＮＴ）により、セレクタ１６を制御し、マスタフ
レームを選択し、内部フラグがオフの時にはＦｉＦｏ読
み出し：制御卸回路１７にて、１フレーム毎にサイクリ
ックに読み出しＦｉＦ。If the internal flag is on, the selector control signal (SW
-C0NT) controls the selector 16 to select the master frame, and when the internal flag is off, reads the FiFo: The control wholesale circuit 17 cyclically reads the FiF for each frame.

メモリを変えていくと共にそれに合わせてセレクタ制御
信号（ＳＷ・Ｃ０ＮＴ）により、対応するＦｉ　Ｆ　Ｏ
メモリ出力（ＩＮＯ，ＩＮＩ、ｌＮ２゜ｌＮ５）を選択
送出する。As the memory is changed, the corresponding FiFO
Select and send out memory outputs (INO, INI, lN2°lN5).

尚読み出しは選択したＦｉＦｏメモリに読み出しクロッ
ク（Ｒ−ＣＬＫ）を送り出すことで行い、又１フレ一ム
分の読み出しが完了した時点で、誤動作防止のためＦｉ
Ｆｏメモリのリセットを行う。Note that reading is performed by sending a read clock (R-CLK) to the selected FiFo memory, and when reading for one frame is completed, the FiFo memory is
Reset Fo memory.

以上の如く各部の動作をさせるので、各ＦｉＦＯメモリ
のシーケンス、例えば書き込み中、書込み済、読み出し
中、リセットされ空になっているものとなるので、少し
位のタイミングのずれは吸収が可能となり、少しのタイ
ミングのずれによる誤動作は生じなくなる。Since each part operates as described above, the sequence of each FiFO memory, for example, writing, writing completed, reading, and reset and empty, makes it possible to absorb slight timing deviations. Malfunctions due to slight timing deviations will no longer occur.

以上はＦｉＦｏメモリが４個の場合で説明したが、これ
は３個以上の場合であれば、少しのタイミングのずれに
よる誤動作は生じなくすることが出来、ＦｉＦｏメモリ
の個数を４個５個と増やしていくことでタイミングのず
れの吸収量が増加していく。The above explanation is based on the case where there are four FiFo memories, but if there are three or more, malfunctions due to slight timing differences can be prevented, and the number of FiFo memories can be reduced to four or five. By increasing the number, the amount of timing deviation absorbed increases.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、王フレームの
時間に生じたエラーが次のフレームに波及せず、スルし
のタイミングのずれにたいしても誤動作しないようにす
ることが出来るようになる効果がある。As explained in detail above, according to the present invention, an error occurring in the time of the king frame does not spread to the next frame, and malfunctions can be prevented even in response to a shift in the timing of skipping. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例の並列形フレームハ。 ファ回路のブロック図、 第２図は従来例のフレームバッファ回路のブロック図で
ある。 図において、 １．１４はフレーム発生部、 ２．３．１６はセレクタ、 ４はメモリ制御部、 ５．８はフレーム検出部、 ６．７．１０〜１３はフレームメモリ、９はメモリの書
込み制御回路、 １５はマスタクロック発生部、 １７はメモリの読み出し制御回路を示す。FIG. 1 shows a parallel frame diagram according to an embodiment of the present invention. Block Diagram of Frame Buffer Circuit, FIG. 2 is a block diagram of a conventional frame buffer circuit. In the figure, 1.14 is a frame generation unit, 2.3.16 is a selector, 4 is a memory control unit, 5.8 is a frame detection unit, 6.7.10 to 13 are frame memories, and 9 is a memory write control. 15 is a master clock generation section, and 17 is a memory read control circuit.

Claims (1)

【特許請求の範囲】 ＴＤＭフレームを伝送するためのループ長を該ＴＤＭフ
レームの伝送時間の整数倍となるように調整する、ルー
プ形同期ＴＤＭネットワークのフレームバッファメモリ
回路において、 各々少なくとも１フレーム長のバッファメモリを３個以
上並列に並べ、 該３個以上のバッファメモリへの書込みは、バッファメ
モリの内容をリセットした後にサイクリックに行い、 読み出しは、書込みに使用しているバッファメモリと、
読み出すバッファメモリとのサイクリックな位置関係を
確認してから行うようにしたことを特徴とする並列形フ
レームバッファ回路。[Claims] A frame buffer memory circuit of a loop-type synchronous TDM network that adjusts the loop length for transmitting a TDM frame to be an integral multiple of the transmission time of the TDM frame, each of which has a length of at least one frame. Three or more buffer memories are arranged in parallel, writing to the three or more buffer memories is performed cyclically after resetting the contents of the buffer memories, and reading is performed between the buffer memories used for writing, and
A parallel frame buffer circuit characterized in that reading is performed after confirming a cyclic positional relationship with a buffer memory.