JPS6123707B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、テレビジヨン信号等のデータを入力
側の周期的信号に同期したクロツクで書込み、少
なくともこの書込みクロツクと非同期のクロツク
で読出し得るメモリー装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory device in which data such as a television signal can be written using a clock synchronized with a periodic signal on the input side and read out using at least a clock asynchronous to the write clock.

メモリーのクロツクおよびアドレスを、書込み
側と読出し側とで互いに独立に与えることができ
るようなメモリー装置の代表的な応用例として、
フレームシンクロナイザがある。このフレームシ
ンクロナイザは、テレビ中継車と放送局との間や
一の放送局と他の放送局との間のように互いに異
なる同期系間でテレビジヨン信号を送受信する場
合に、一の同期系のクロツクによつて順次メモリ
ーに書込み、他の同期系のクロツクによつて順次
読出すことによつて、両同期系の間の周波数差お
よび位相差を補償し、両同期系間の実効的な同期
化を達成するメモリー装置である。このようなフ
レームシンクロナイザ等に用いられるメモリー装
置では、入力および出力側からそれぞれ独立に出
される書込みおよび読出しの要求を、書き損じや
読み損じがないように処理しなければならない。 A typical application example of a memory device in which the memory clock and address can be given independently to the writing side and the reading side is as follows.
There is a frame synchronizer. This frame synchronizer is used to transmit and receive television signals between different synchronization systems, such as between a TV relay van and a broadcast station, or between one broadcast station and another broadcast station. By sequentially writing data into the memory using a clock and sequentially reading it using the clock of another synchronous system, the frequency and phase differences between the two synchronous systems are compensated for, and effective synchronization between the two synchronous systems is achieved. It is a memory device that achieves In a memory device used in such a frame synchronizer or the like, write and read requests issued independently from the input and output sides must be processed without writing or reading errors.

ところで、半導体メモリー、磁気コア、磁気バ
ブルメモリー等のメモリーは、書込みや読出しを
行なう場合、個々の実行にサイクルタイムと呼ば
れる非零の時間を必要とする。したがつて、非同
期の複数のクロツクを適宜切換えてメモリー用ク
ロツクとして用いることは、制御が複雑となり誤
動作も生じやすくなるため、メモリー自体は一系
統のクロツクで制御することが行なわれる。上記
フレームシンクロナイザの例では、読出し側の同
期系がより安定であることから、読出し用のクロ
ツクをメモリーのクロツクとして用いることが多
い。 By the way, memories such as semiconductor memories, magnetic cores, and magnetic bubble memories require non-zero time called cycle time for each write or read operation. Therefore, if a plurality of asynchronous clocks are appropriately switched and used as a memory clock, control becomes complicated and malfunctions are likely to occur, so the memory itself is controlled by a single system of clocks. In the example of the frame synchronizer described above, since the synchronization system on the read side is more stable, the read clock is often used as the memory clock.

次に、非同期である書込みと読出しの要求が同
時に出された場合の対策として、時分割処理とア
ドレス分割処理がある。前者は、メモリー制御の
ための１サイクルの時間を、書込みのための時間
と読出しのための時間とに画然と分割して割当て
ることにより、実効的な同時処理を実現しようと
するものであり、後者は、メモリーを複数のアド
レスブロツクに分割し、書込みと読出しの実行が
相異なるブロツクに対してなされるように配置す
ることによつて、現実に両者を同時処理するもの
である。 Next, as countermeasures when asynchronous write and read requests are issued at the same time, there are time division processing and address division processing. The former attempts to realize effective simultaneous processing by clearly dividing and allocating one cycle of memory control time into writing time and reading time. In the latter case, by dividing the memory into a plurality of address blocks and arranging them so that writing and reading are executed in different blocks, both are actually processed simultaneously.

以下、このようなメモリー装置のいくつかの従
来例について説明する。 Some conventional examples of such memory devices will be described below.

まず、第１の従来例は、読出し側のクロツクを
メモリーのクロツクとし、時分割による同時処理
を行なうものである。１メモリーサイクルは３相
に分割され、その内の２相が書込み用に、残りの
１相が読出し用にそれぞれ割当てられており、１
メモリーサイクル毎に１回の定常的な読出しに対
して、書込みは０，１，または２回の実行が可能
である。したがつて、たとえば読出し側よりも書
込み側のクロツク周波数が高い場合には、必要に
応じて１メモリーサイクル当り２回の書込みを行
なうことにより、原理的には２倍程度の書込み側
クロツク周波数まで追従できる。逆に、読出し側
のクロツク周波数が高い場合には、必要に応じて
０回の書込みを行なうメモリーサイクルを設けれ
ばよい。 First, in the first conventional example, the reading side clock is used as the memory clock, and simultaneous processing is performed by time division. One memory cycle is divided into three phases, two of which are allocated for writing and the remaining one for reading.
For one constant read per memory cycle, writes can be performed 0, 1, or 2 times. Therefore, for example, if the clock frequency on the write side is higher than that on the read side, by writing twice per memory cycle as necessary, the clock frequency on the write side can in principle be approximately doubled. Can follow. Conversely, if the clock frequency on the read side is high, a memory cycle in which 0 writes are performed may be provided as necessary.

次に、第２の従来例は、読出し側のクロツクを
メモリーのクロツクとし、２相の時分割により同
時処理を実現するものである。２相に分割された
１メモリーサイクルは、１相が書込みに、他の１
相が読出しに割当てられているため、メモリー自
体では入出力の速度差を吸収できないので、書込
み側に適当な長さのバツフアメモリーを備え、一
定期間毎に読出しを休止して、ここに蓄えられた
データを集中的に書込むようにしている。 Next, in the second conventional example, the reading side clock is used as the memory clock, and simultaneous processing is realized by two-phase time division. One memory cycle divided into two phases is one phase for writing and one phase for writing.
Since the phase is assigned to reading, the memory itself cannot absorb the speed difference between input and output. Therefore, a buffer memory of an appropriate length is provided on the writing side, and reading is stopped at regular intervals and the data is stored there. The data is written in a concentrated manner.

次に、第３の従来例としてアドレス分割方式の
メモリー装置について説明する。このメモリー装
置に用いられるメモリーは複数個、たとえば４個
のメモリーブロツクに分割されており、入力端子
に供給されたデジタルデータ信号は直列・並列変
換レジスタ等を介して上記各メモリーブロツクに
一定の順序でかつ巡回的に書込まれる。また、読
出し時には、各メモリーブロツクから上記一定の
順序でかつ巡回的に読出されるわけであるが、こ
れら書込み、読出しのサイクルは互いに異なつて
いる。この方式の特徴は、メモリーサイクルを単
独の書込みまたは読み出しのために用いており、
メモリーを独立に動作可能な複数のブロツクに分
けて、個々に書込みまたは読出しを実行すること
により、両者の同時処理を可能とする点にある。 Next, a memory device using an address division method will be described as a third conventional example. The memory used in this memory device is divided into a plurality of memory blocks, for example, four memory blocks, and the digital data signal supplied to the input terminal is sent to each of the memory blocks in a fixed order via a serial/parallel conversion register, etc. It is written cyclically. Furthermore, during reading, data is read from each memory block in the above-mentioned fixed order and cyclically, but these writing and reading cycles are different from each other. The feature of this method is that a memory cycle is used for a single write or read,
By dividing the memory into a plurality of independently operable blocks and writing or reading them individually, it is possible to process both blocks simultaneously.

ところで、これら従来のメモリー装置におい
て、第１、第２の従来例のような時分割方式のも
のでは、メモリー装置のサイクルタイムがメモリ
ー素子自体のサイクルタイムの２倍以上（上述し
た相数倍）になるのに対し、第３の従来例のよう
なアドレス分割方式のものでは、素子のサイクル
タイムがそのまま装置のサイクルタイムとなるた
め、高速のデータ入力に対してメモリー内で必要
とされるデータの並列化の数を少なくでき設計上
の自由度が大きい。ところが、アドレス分割方式
では、個々にアクセス可能なＮ個のメモリーブロ
ツクを順次巡回的に、入力側と出力側とで互いに
異なるクロツクで動作させるわけであるが、両者
の実行が同一のブロツクに対して行なわれようと
する場合には動作不能となる。したがつて、同一
メモリーブロツクに対する同時書込み、読出しの
回避のための制御が必要となり、制御系が複雑化
する欠点がある。 By the way, among these conventional memory devices, in the time-sharing type ones like the first and second conventional examples, the cycle time of the memory device is more than twice the cycle time of the memory element itself (multiple the number of phases mentioned above). On the other hand, in the address division method like the third conventional example, the cycle time of the element becomes the cycle time of the device, so the data required in the memory for high-speed data input is The number of parallelizations can be reduced and the degree of freedom in design is large. However, in the address division method, N individually accessible memory blocks are sequentially and cyclically operated with different clocks on the input side and the output side, but the execution on both sides is for the same block. If an attempt is made to do so, it will become inoperable. Therefore, control is required to avoid simultaneous writing and reading to the same memory block, which has the drawback of complicating the control system.

本発明は、このような実情に鑑みてなされたも
のであり、入力側と出力側とが非同期のメモリー
装置であつて、メモリー装置としてのサイクルタ
イムをメモリー素子自体のサイクルタイムに近づ
け高速化を図るとともに、設計の自由度を増大さ
せ、かつ書込み、読出し制御のための制御系も簡
単な構成ですむようなメモリー装置の提供を目的
とするものである。 The present invention has been made in view of the above circumstances, and is a memory device in which the input side and the output side are asynchronous, and the cycle time of the memory device is brought closer to the cycle time of the memory element itself, and the speed is increased. The present invention also aims to provide a memory device that increases the degree of freedom in design and requires a simple control system for writing and reading control.

本発明の他の目的は、入力デイジタル信号に対
して完全に非同期な出力デイジタル信号と、同一
のサイクル周波数を有する単純遅延された出力デ
イジタル信号とを得ることのできるメモリー装置
の提供を目的とするものである。 Another object of the present invention is to provide a memory device capable of obtaining an output digital signal that is completely asynchronous with respect to an input digital signal and a simply delayed output digital signal that has the same cycle frequency. It is something.

以下、本発明に係る好ましい実施例について図
面を参照しながら説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の第１の実施例の概略的構成を
示すブロツク図であり、RAM（Random Access
Memory）等を用いて成るフレームメモリーを２
つのメモリーバンク１，２に分割している。入力
端子３には、たとえばテレビジヨン信号をサブキ
ヤリア周波数_scの３倍〜４倍の周波数でサンプ
リングし、このサンプル値を8bit程度のデイジタ
ルコード変換した10M〜14Mbit rateのPCMデイ
ジタルデータ信号Ｄ_Iinが供給されている。この
入力端子３からのデータ信号は入力バツフアレジ
スタである２個の直列・並列変換レジスタ１１，
１２を介し、メモリーバンク１，２にそれぞれ送
られている。直列・並列変換レジスタ１１，１２
は入力制御回路６により書込み制御され、また、
メモリーバンク１，２はメモリー制御回路７によ
り書込み、読出し制御される。メモリーバンク１
から読出されたデータ信号は、バツフアメモリー
であるラツチ回路１３，１４に送られており、ま
た、メモリーバンク２からのデータ信号は、バツ
フアメモリーであるラツチ回路１５，１６に送ら
れている。ラツチ回路１３，１５からのデータ信
号は、出力バツフアレジスタである並列・直列変
換レジスタ１７を介し、非同期出力端子４に送ら
れており、これらのラツチ回路１３，１５および
並列・直列変換レジスタ１７は、出力制御回路８
により動作が制御されている。また、ラツチ回路
１４，１６からのデータ信号は、出力バツフアレ
ジスタである並列・直列変換レジスタ１８を介
し、同期出力端子５に送られており、これらのラ
ツチ回路１４，１６および並列・直列変換レジス
タ１８は、出力制御回路９により動作が制御され
ている。ここで、出力端子４から得られるデータ
信号Ｄ_Oout、出力端子５から得られるデータ信号
をＤ_Ioutとするとき、上記入力データ信号Ｄ_Iin
とＤ_Ioutとは同期がとれており、Ｄ_IinとＤ_Oout
とは同期がとれていない。したがつて、入力制御
回路６および出力制御回路９はＤ_Iin（あるいは
Ｄ_Iout）側のクロツクで動作させ、出力制御回路
８はＤ_Oout側のクロツクで動作させる必要があ
る。なお、メモリー制御回路７のクロツクはＤ
_I，D₀のいずれの側でも良いが、本実施例でＤ_I
側のクロツクを採つている。 FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of the present invention, and includes RAM (Random Access).
2 frame memory using
It is divided into two memory banks 1 and 2. The input terminal 3 receives, for example, a PCM digital data signal DI in of a 10M to 14M bit rate, which is obtained by sampling a television signal at a frequency 3 to 4 times the subcarrier frequency _sc and converting this sample value into a digital code of approximately ₈ bits. Supplied. The data signal from this input terminal 3 is input to two serial/parallel conversion registers 11, which are input buffer registers.
12, and are sent to memory banks 1 and 2, respectively. Serial/parallel conversion register 11, 12
is write-controlled by the input control circuit 6, and
Memory banks 1 and 2 are controlled for writing and reading by a memory control circuit 7. memory bank 1
The data signal read from the memory bank 2 is sent to latch circuits 13 and 14, which are buffer memories, and the data signal from memory bank 2 is sent to latch circuits 15 and 16, which are buffer memories. . The data signals from the latch circuits 13 and 15 are sent to the asynchronous output terminal 4 via the parallel/serial conversion register 17 which is an output buffer register. is the output control circuit 8
The operation is controlled by Further, the data signals from the latch circuits 14 and 16 are sent to the synchronous output terminal 5 via the parallel-to-serial conversion register 18, which is an output buffer register, and the data signals from the latch circuits 14 and 16 and the parallel-to-serial conversion register 18 are sent to the synchronous output terminal 5. The operation of the register 18 is controlled by the output control circuit 9. Here, when the data signal D _O out obtained from the output terminal 4 and the data signal obtained from the output terminal 5 are D _I out, the input data signal D _I in
and D _I out are synchronized, and D _I in and D _O out
is out of sync with. Therefore, the input control circuit 6 and the output control circuit 9 must be operated with the clock on the D _I in (or D _I out) side, and the output control circuit 8 must be operated with the clock on the D _O out side. Note that the clock of the memory control circuit 7 is D.
Either side of _I or D ₀ may be used, but in this example, D _I
The clock on the side is taken.

このような構成のメモリー装置におけるメモリ
ーアクセスの規則は、次のとおりである。 The rules for memory access in a memory device having such a configuration are as follows.

まず、書込み側（Ｄ_I側）のクロツクをCK_W、
読出し側（Ｄ_O側）のクロツクをCK_Rとし、これ
らの周期をそれぞれτ_W、τ_Rとする。メモリーバ
ンク１，２より成るフレームメモリーは上記
CKwに同期して動作することになる。このフレ
ームメモリー内では、Ｐクロツク分のデータを並
列化して同時に処理しており、メモリーのサイク
ルタイムはＰ・τ_Wとなる。このサイクルタイム
を２等分し、それぞれの時間に１回のメモリーア
クセスが行なわれるようにする。すなわち、１メ
モリーサイクルが２相に時間分割される。２個の
メモリーバンク１，２は、２相のそれぞれの時間
にそれぞれ任意のアドレスに対して個々に書込み
または読出しのためのアクセスを受けることがで
きるものであり、このようなメモリーバンク１，
２より成るフレームメモリーについてはFIFO
（First In，First Out）型とする。データはメモ
リーバンク１，２に交互に書き込まれる。すなわ
ち、第１のメモリーバンク１の第１番地、第２の
バンク２の第１番地、第１のバンクの第２番地、
第２のバンクの第２番地……、第１のバンクの最
終番地、第２のバンクの最終番地の順に書き込ま
れ、最終番地の次には第１番地に戻つて無限に巡
回する。 First, set the write side ( _DI side) clock to CK _W ,
Let CK _R be the clock on the read side ( _DO side), and let these periods be τ _W and τ _R , respectively. The frame memory consisting of memory banks 1 and 2 is shown above.
It will operate in synchronization with CKw. In this frame memory, data for P clocks is parallelized and processed simultaneously, and the memory cycle time is P·τ _W. This cycle time is divided into two equal parts so that one memory access is performed in each time period. That is, one memory cycle is time-divided into two phases. The two memory banks 1 and 2 can each receive write or read access to arbitrary addresses at different times of the two phases.
FIFO for frame memory consisting of 2
(First In, First Out) type. Data is written to memory banks 1 and 2 alternately. That is, the first address of the first memory bank 1, the first address of the second bank 2, the second address of the first bank,
The second address of the second bank..., the final address of the first bank, and the final address of the second bank are written in this order, and after the final address, it returns to the first address and repeats endlessly.

次に、読出し側のデータ出力（Ｄ_Oout）の処理
規則は、Ｐ・τ_R毎に第１、第２のメモリーバン
ク１，２に対し交互に読出し要求を出すととも
に、読出し要求が出されたメモリーアクセス期間
の次のメモリーアクセス期間に読出しが実行され
（１相目、２相目を問わない。）、当該バンクのＤ_O
用のバツフアメモリーであるラツチ回路１３ある
いは１５にデータが読出される。読出し要求が出
されてから2P・τ_R後に、上記ラツチ回路１３あ
るいは１５から並列・直列変換レジスタ１７への
データ転送が行なわれ、以後Ｐ・τ_Rの期間に
CK_RのクロツクでＰ個のデータがＤ_Ooutとして出
力される。 Next, the processing rule for data output (D _O out) on the read side is that read requests are issued alternately to the first and second memory banks 1 and 2 for each P·τ _R , and read requests are issued to the first and second memory banks 1 and 2 in turn. Reading is executed in the next memory access period (regardless of the first phase or the second phase), and the D _O of the bank is read.
The data is read out to the latch circuit 13 or 15 which is a buffer memory for. After 2P·τ _R after the read request is issued, data is transferred from the latch circuit 13 or 15 to the parallel/serial conversion register 17, and thereafter during the period P·τ _R.
P pieces of data are output as D _O out with the clock of CK _R.

次に、書込み側のデータ入力（Ｄ_Iin）の処理
規則については、まず、入力データＤ_Iinは、２
個の直列・並列変換レジスタ１１と１２に、Ｐク
ロツク分のデータ毎に交互に書込まれる。直列・
並列変換レジスタ１１あるいは１２にデータが書
込まれている期間に、メモリーバンク１あるいは
２への書込み要求が出されるとともに、書込み要
求が出されたメモリーサイクルの次のメモリーサ
イクルで書込みが実行される。ここで、Ｄ_Ooutと
Ｄ_Oinの実行が同一のメモリーバンクに対して行
なわれようとする場合には、Ｄ_Ooutを優先し、Ｄ
_Iinは次のメモリーアクセス期間までその実行を
保留する。 Next, regarding the processing rules for data input (D _I in) on the writing side, first, the input data D _I in is 2
Data corresponding to P clocks are alternately written into the serial/parallel conversion registers 11 and 12. series·
While data is being written to the parallel conversion register 11 or 12, a write request to memory bank 1 or 2 is issued, and the write is executed in the memory cycle following the memory cycle in which the write request was issued. . Here, if D _O out and D _O in are to be executed for the same memory bank, priority will be given to D _O out, and D O in will be executed in the same memory bank.
_I in suspends its execution until the next memory access period.

最後に、書き込み側のデータ出力（Ｄ_Iout）の
処理規則としては、まずＰ・τ_W毎にメモリーバ
ンク１と２とに対して交互に読出し要求を出す。
あるメモリーサイクルに出された読出し要求は、
その次のメモリーサイクルの第１相目から原則的
には実行可能となるが、Ｄ_OoutあるいはＤ_Iinが
Ｄ_Ioutと同一のメモリーバンクに対して実行され
ようとしている場合には、これらＤ_Ooutあるいは
Ｄ_Iinについての実行をＤ_Ioutに対して優先させ
るものとし、当該メモリーバンクが空きになるメ
モリーアクセス期間となるまでＤ_Ioutの実行を保
留する。このようにしてメモリーバンクから読出
されたデータは、当該メモリーバンクのＤ_I用の
出力バツフアメモリー（すなわち、ラツチ回路１
４または１６）に送られる。読出し要求が出され
たメモリーサイクルの次から数えて２つ目のメモ
リーサイクルの終りに、上記ラツチ回路１４ある
いは１６に入れられていたデータが並列・直列変
換レジスタ１８に移され、次のメモリーサイクル
にＤ_Ioutとして出力される。 Finally, as a processing rule for data output (D _I out) on the write side, first, read requests are issued alternately to memory banks 1 and 2 for each P·τ _W .
A read request issued in a memory cycle is
In principle, it can be executed from the first phase of the next memory cycle, but if D _O out or D _I in is to be executed for the same memory bank as D _I out, The execution of D _O out or D _I in is given priority over D _I out, and the execution of D _I out is suspended until the memory access period when the memory bank becomes empty. The data read from the memory bank in this way is transferred to the output buffer memory (i.e., the latch circuit 1) for D _I of the memory bank.
4 or 16). At the end of the second memory cycle counting from the memory cycle in which the read request was issued, the data stored in the latch circuit 14 or 16 is transferred to the parallel-to-serial conversion register 18, and the data is transferred to the parallel/serial conversion register 18, and the data is transferred to the parallel/serial conversion register 18, and the data is transferred to the parallel/serial conversion register 18. is output as D _I out.

以上のような規則に従えば、第１図の構成を用
いτ_W／τ_R≦２の範囲で読み損じなく非同期のデ
ータ出力Ｄ_Ooutが得られ、また同期したデータ出
力Ｄ_Ioutも同時に得ることができる。このような
動作をτ_W／τ_R＝3/2の場合について、第２図の
タイムチヤートに示す。この第２図において、該
当するメモリーバンク１，２を数字１，２で表わ
し、要求、実行、バツフア出力間の信号の対応関
係を明確にするために肩にａ、ｂ、ｃ、……の記
号を付している。第２図Ａ、Ｂ、Ｃは各入出力側
からメモリーバンク１，２に対して出された要求
を示しており、ＡはデータＤ_Iの読出し要求（こ
れをR₁とする。）、ＢはデータＤ_Iの書込み要求
（これをW₁とする。）、ＣはデータＤ_Oの読出し要
求（これをR₀とする。）である。第２図Ｄ、Ｅ
は、メモリーバンク１，２において実行される内
容をそれぞれ示している。第２図Ｆ、Ｇ、Ｈは入
出力バツフアの動作を示し、ＦがＤ_Iout、ＧがＤ
_Iin、ＨがＤ_Ooutにそれぞれ対応している。 If the above rules are followed, an asynchronous data output D _O out can be obtained without misreading in the range of τ _W /τ _R ≦2 using the configuration shown in Figure 1, and a synchronized data output D _I out can also be obtained at the same time. Obtainable. Such an operation is shown in the time chart of FIG. 2 for the case of τ _W /τ _R =3/2. In this Figure 2, the corresponding memory banks 1 and 2 are represented by numbers 1 and 2, and in order to clarify the correspondence of signals between request, execution, and buffer output, a, b, c, etc. are shown on the shoulders. A symbol is attached. Figures A, B, and C show requests issued from each input/output side to memory banks 1 and 2, where A is a read request for data D _I (this is referred to as R ₁ ), B is is a write request for data D _I (this is assumed to be W ₁ ), and C is a read request for data D _O (this is assumed to be R ₀ ). Figure 2 D, E
indicate the contents executed in memory banks 1 and 2, respectively. Figure 2 F, G, and H show the operation of the input/output buffer, where F is D _I out and G is D
_I in and H correspond to D _O out, respectively.

以上の説明から明らかなように、入力データＤ
_Iinに対して非同期の出力データＤ_Ooutおよび同
期した出力データＤ_Iin（すなわちフレーム遅延
データを書き損じなく得ることができ、フレーム
シンクロナイザ等に用いて好適なメモリー装置を
提供できる。また、メモリー装置のサイクルタイ
ムはメモリー素子自体のサイクルタイムの２倍以
下となるため、高速処理が可能で設計上の自由度
が増大する。 As is clear from the above explanation, the input data D
Asynchronous output data _{D O} out and synchronized output data D _I in (that is, frame delay data) can be obtained without writing errors with respect to I in, and a memory device suitable for use in a frame synchronizer etc. can be provided. Since the cycle time of the device is less than twice the cycle time of the memory element itself, high-speed processing is possible and the degree of freedom in design is increased.

次に、第３図は本発明の第２の実施例の概略的
構成を示すブロツク図であり、第１の実施例と同
様な部分、すなわち、メモリーバンク１，２、入
力端子３、出力端子４，５、入力制御回路６、メ
モリー制御回路７、および出力制御回路８，９に
は同一の番号を付し、説明を省略する。この第２
の実施例では、入力端子３に供給されたデータ信
号Ｄ_Iは、入力バツフアレジスタである直列・並
列変換レジスタ２０を介し、第１，第２の入力バ
ツフアメモリーであるラツチ回路２１，２２に送
られている。これらの直列・並列変換レジスタ２
０およびラツチ回路２１，２２は、Ｄ_Iクロツク
で駆動される入力制御回路６により制御されてい
る。ラツチ回路２１，２２からのデータ信号は、
それぞれメモリーバンク１，２に送られている。
メモリーバンク１からのデータ信号は、出力バツ
フアメモリーであるラツチ回路２３および出力バ
ツフアレジスタである並列・直列変換レジスタ２
４にそれぞれ送られている。また、メモリーバン
ク２からのデータ信号は、出力バツフアメモリー
であるラツチ回路２５および出力バツフアレジス
タである並列・直列変換レジスタ２６に送られて
いる。ラツチ回路２３，２５からのデータ信号
は、出力バツフアレジスタである並列・直列変換
レジスタ２７を介し非同期の出力端子４に送られ
ている。また、並列・直列変換レジスタ２４，２
６からのデータ信号は、信号多重化回路２８を介
し同期出力端子５に送られている。ここで、非同
期側（Ｄ_O側）のクロツクで動作する出力制御回
路８は、ラツチ回路２３，２５および並列・直列
変換レジスタ２７を制御し、同期側（Ｄ_I側）の
クロツクで動作する出力制御回路９は、並列・直
列変換レジスタ２４，２６および信号多重化回路
２８を制御する。 Next, FIG. 3 is a block diagram showing a schematic configuration of a second embodiment of the present invention, and includes the same parts as the first embodiment, namely, memory banks 1 and 2, input terminal 3, and output terminal. 4, 5, the input control circuit 6, the memory control circuit 7, and the output control circuits 8 and 9 are given the same numbers and their explanations will be omitted. This second
In this embodiment, the data signal D _I supplied to the input terminal 3 is passed through a serial/parallel conversion register 20, which is an input buffer register, to latch circuits 21, 22, which are first and second input buffer memories. is being sent to. These serial/parallel conversion registers 2
0 and latch circuits 21 and 22 are controlled by an input control circuit 6 driven by the _DI clock. The data signals from the latch circuits 21 and 22 are
They are sent to memory banks 1 and 2, respectively.
The data signal from memory bank 1 is sent to a latch circuit 23 which is an output buffer memory and a parallel/serial conversion register 2 which is an output buffer register.
4 have been sent to each. Further, the data signal from the memory bank 2 is sent to a latch circuit 25 which is an output buffer memory and a parallel/serial conversion register 26 which is an output buffer register. Data signals from the latch circuits 23 and 25 are sent to the asynchronous output terminal 4 via a parallel/serial conversion register 27 which is an output buffer register. In addition, parallel/serial conversion registers 24, 2
The data signal from 6 is sent to the synchronous output terminal 5 via a signal multiplexing circuit 28. Here, the output control circuit 8 that operates with the clock on the asynchronous side ( _DO side) controls the latch circuits 23 and 25 and the parallel/serial conversion register 27, and outputs the clock that operates on the clock on the synchronous side ( _DI side). Control circuit 9 controls parallel/serial conversion registers 24 and 26 and signal multiplexing circuit 28.

このような第２の実施例としてのメモリー装置
におけるメモリーアクセスの規則は、第１の実施
例の場合とほぼ同様であるが、メモリーバンクに
おける実行はＤ_Oout、Ｄ_Iout、Ｄ_Iinの順に優先
させている。この第２の実施例の動作の一例（τ
_W／τ_R＝3/2の場合）を第４図のタイムチヤート
に示す。この第４図Ａ〜Ｈは、前述した第１の実
施例のタイムチヤートである第２図Ａ〜Ｈとそれ
ぞれ対応するため、説明を省略する。 The memory access rules in the memory device as the second embodiment are almost the same as in the first embodiment, but the execution in the memory bank is different from D _O out, D _I out, and D _I in. Priority is given in order. An example of the operation of this second embodiment (τ
When _W /τ _R = 3/2) is shown in the time chart of FIG. 4A to 4H correspond to FIGS. 2A to 2H, which are the time charts of the first embodiment described above, and therefore their explanations will be omitted.

次に、本発明に係る第３の実施例について第５
図を参照しながら説明する。この第５図におい
て、入力端子３に供給されたデジタルデータ信号
Ｄ_Iinは、入力バツフアレジスタである直列・並
列変換レジスタ３０により、直列から16bitの並
列信号に変換され、ラツチ回路３１あるいは３２
に送られる。これらのラツチ回路３１，３２は、
メモリーバンク１，２に送られるデータを一時記
憶しておく入力バツフアメモリーとして用いられ
ている。メモリーバンク１，２は、それぞれたと
えば16Kbitの記憶容量をもちサイクルタイムが
533nsec以下のRAM（Random Access
Memory）が用いられている。メモリーバンク１
からの16bit並列データは16bitラツチ回路３３，
３４に送られ、メモリーバンク２からのデータは
16bitラツチ回路３５，３６に送られる。これら
のラツチ回路３１，３２，３３，３４は出力バツ
フアメモリーであり、ラツチ回路３３，３５から
のデータは並列・直列変換レジスタ３７を介し非
同期出力端子４に送られ、ラツチ回路３４，３６
からのデータは並列・直列変換レジスタ３８を介
し遅延出力端子５に送られる。この場合、出力端
子４から得られる非同期の出力データＤ_Ooutに対
応したクロツクにより、ラツチ回路３３，３５お
よび並列・直列変換レジスタ３７が駆動され、ま
た出力端子５からの遅延出力データＤ_Ioutに対応
したクロツクにより、ラツチ回路３４，３６およ
び並列・直列変換レジスタ３８が駆動される。 Next, the fifth embodiment regarding the third embodiment of the present invention will be explained.
This will be explained with reference to the figures. In FIG. 5, the digital data signal D _I in supplied to the input terminal 3 is converted from a serial signal to a 16-bit parallel signal by a serial/parallel conversion register 30 which is an input buffer register, and is converted from a serial signal to a 16-bit parallel signal.
sent to. These latch circuits 31 and 32 are
It is used as an input buffer memory for temporarily storing data sent to memory banks 1 and 2. Memory banks 1 and 2 each have a storage capacity of, for example, 16Kbit, and the cycle time is short.
RAM (Random Access
Memory) is used. memory bank 1
16bit parallel data from 16bit latch circuit 33,
34, and the data from memory bank 2 is
The signal is sent to 16-bit latch circuits 35 and 36. These latch circuits 31, 32, 33, 34 are output buffer memories, and the data from the latch circuits 33, 35 is sent to the asynchronous output terminal 4 via the parallel/serial conversion register 37, and the data from the latch circuits 34, 36
The data is sent to the delay output terminal 5 via the parallel/serial conversion register 38. In this case, the latch circuits 33 and 35 and the parallel/serial conversion register 37 are driven by the clock corresponding to the asynchronous output data D _O out obtained from the output terminal 4, and the delayed output data D _I out from the output terminal 5 is driven. The latch circuits 34 and 36 and the parallel/serial conversion register 38 are driven by a clock corresponding to the clock.

ところで、DNRで用いる１フレーム遅延素子
の遅延時間は、厳密には１フレーム時間ではな
く、（１フレーム時間）―（信号処理に要する時
間）である。このことから、本実施例では上記入
力データＤ_IinとＤ_Ioutの間の遅延時間をDNRが
要求するような値に微調できるように構成してい
る。すなわち、Ｄ_Iinのアドレスに対するＤ_Iout
のアドレスの相対間隔を適当に選べば、並列化さ
れているデータ数Ｐを単位として遅延時間を変え
ることができる。また、クロツクの整数倍（１〜
Ｐ−１倍）までの微調整のためには、データの直
列←→並列変換のタイミングをＤ_IinとＤ_Ioutの間
で必要のクロツク数だけずらせば良く、Ｄ_Iのク
ロツクCK_Wの１／Ｐの周波数のメモリーブロツク
に同期して出されるＤ_Iinの書込み要求と、これ
と同じ周波数でｎ（１≦ｎ≦Ｐ―１）×τ_Wの位相
差（時間差）をもつて出されるＤ_Ioutの読出し要
求と、Ｄ_OのクロツクCK_Rの１／Ｐの周波数で出
されるＤ_Ooutの読出し要求を調整して実行するよ
うな構成とすればよい。これを実現する第５図の
メモリー装置では、Ｄ_I側のクロツクをメモリー
クロツクとして、τ_W／τ_R≦２の範囲で所期の動
作を得ることができる。 By the way, the delay time of a one-frame delay element used in DNR is not strictly one frame time, but (one frame time) - (time required for signal processing). For this reason, this embodiment is configured so that the delay time between the input data D _I in and D _I out can be finely adjusted to a value required by the DNR. That is, D _I out for the address of D _I in
By appropriately selecting the relative interval between the addresses, the delay time can be changed in units of the number P of parallelized data. Also, an integer multiple of the clock (1 to
For fine adjustment up to P-1 times), it is sufficient to shift the timing of data serial←→parallel conversion by the required number of clocks between D _I in and D _I out, and by changing the timing of D _I clock CK _W. A write request for D _I in is issued in synchronization with a memory block with a frequency of 1/P, and a write request is issued at the same frequency with a phase difference (time difference) of n (1≦n≦P-1)×τ _W. The configuration may be such that the read request for D _I out issued at a frequency _of 1/P of the clock CK _R of D _O is adjusted and executed. In the memory device shown in FIG. 5 which realizes this, when the clock on the D _I side is used as a memory clock, the desired operation can be obtained within the range of τ _W /τ _R ≦2.

次に、第５図の構成を用いて、Ｄ_O側のクロツ
クをメモリークロツクとする場合には、書き損じ
および読み損じを生じない条件として、τ_W／τ_R
≧３／４が必要とされる。ここで、τ_W／τ_R＝
４／５（＞３／４）のときのメモリー装置の動作
例を表すタイムチヤートを第６図Ａ〜Ｊに示す。 Next, when using the configuration shown in FIG. 5 and using the clock on the D _O side as a memory clock, the condition that does not cause write errors or read errors is τ _W /τ _R
≧3/4 is required. Here, τ _W /τ _R =
Time charts showing an example of the operation of the memory device when the time is 4/5 (>3/4) are shown in FIGS. 6A to 6J.

まず、第６図Ａは、入力端子３から直列・並列
変換レジスタ３０に送られるデータＤ_Iinを示し
ている。第６図Ｂ、Ｃ、Ｄはメモリーバンク１，
２に対してなされる要求を示しており、第６図Ｂ
はデータＤ_Iinの書込み要求、第６図Ｃはデータ
Ｄ_Ioutの読出し要求、第６図ＤはデータＤ_Ooutの
読出し要求である。第６図Ｅ、Ｆは、それぞれメ
モリーバンク１，２に対しての実行を示してい
る。次に、第６図Ｇ、Ｈは遅延出力のデータＤ_I
outに関するもので、第６図Ｇはメモリーバンク
１からラツチ回路３４へ、あるいはメモリーバン
ク２からラツチ回路３６へ送られるデータ信号を
示し、第６図Ｈはこれらのラツチ回路３４，３６
から並列・直列変換レジスタ３８を介し出力端子
５に送られるデータＤ_Ioutを示す。第６図Ｉ、Ｊ
は非同期出力データＤ_Oに関し、第６図Ｉはメモ
リーバンク１からラツチ回路３３へ、あるいはメ
モリーバンク２からラツチ回路３５へ送られるデ
ータを、また第６図Ｊはこれらのラツチ回路３
３，３５から並列・直列変換レジスタ３７を介し
て出力端子４に送られるデータＤ_Ooutを示す。 First, FIG. 6A shows data D _I in sent from the input terminal 3 to the serial/parallel conversion register 30. Figure 6 B, C, and D are memory bank 1,
Figure 6B shows the request made to 2.
is a write request for data D _I in, FIG. 6C is a read request for data D _I out, and FIG. 6D is a read request for data D _O out. FIGS. 6E and 6F show execution for memory banks 1 and 2, respectively. Next, FIG. 6 G and H are delayed output data D _I
6G shows the data signal sent from memory bank 1 to latch circuit 34 or from memory bank 2 to latch circuit 36, and FIG. 6H shows the data signal sent from memory bank 1 to latch circuit 34, and FIG.
2 shows data D _I out sent from 1 to 2 to output terminal 5 via parallel/serial conversion register 38. Figure 6 I, J
FIG. 6I relates to the asynchronous output data D _O , FIG.
3 and 35 are sent to the output terminal 4 via the parallel/serial conversion register ₃₇ .

この第６図のタイムチヤートからも明らかなよ
うに、アドレス空間２分割、時間２分割の２バン
ク２相方式の第５図に示すメモリー装置を用いる
ことにより、一定周期の入力データＤ_Iinを、書
き損じなくメモリーバンク１，２に書込むととも
に、読み損じなく同一周期で所定の位相差（時間
差）を有する出力データＤ_Ioutおよび非同期（独
立周期）の出力データＤ_Ooutを得ることができ、
フレームシンクロナイザやDNR等に用いて好適
なメモリー装置を提供することができる。 As is clear from the time chart in Fig. 6, by using the memory device shown in Fig. 5 which is a 2-bank, 2-phase system in which the address space is divided into 2 and the time is divided into 2, input data D _I in of a constant period can be processed. , it is possible to write to memory banks 1 and 2 without any writing errors, and to obtain output data D _I out and asynchronous (independent period) output data D _O out with the same period and a predetermined phase difference (time difference) without any reading errors. ,
A memory device suitable for use in a frame synchronizer, DNR, etc. can be provided.

以上の説明から明らかなように、本発明に係る
メモリー装置の特徴は、第１のメモリーバンクと
第２のメモリーバンクとより成るフレームメモリ
ーを備え、入力デイジタル信号に関連した書込み
クロツク、この書込みクロツクと非同期の基準と
なる第１の読出しクロツク、および上記書込クロ
ツクと同期関係にある第２の読出しクロツクを形
成するとともに、上記入力デイジタル信号を上記
書込みクロツクに応じて上記第１、第２のメモリ
ーバンクに順次書込む手段と、上記第１、第２の
メモリーバンクの出力側に夫々設けられ上記第１
の基準読出しクロツクに応じて順次第１、第２の
メモリーバンクから上記デイジタル信号を読出し
て蓄える第１、第２のバツフアメモリーとを有す
る非同期出力読出し手段と、上記第１、第２のメ
モリーバンクの出力側に夫々設けられ上記第２の
読出しクロツクに応じて順次第１、第２のメモリ
ーバンクから上記デイジタル信号を読出す同期出
力読出し手段とを有し、上記書込みクロツクによ
る書込み回路あるいは上記第２の読出しクロツク
による読出し回路の少なくとも一方に上記第１と
第２のメモリーバンクに対して夫々第３と第４の
バツフアメモリーを設けるようにしたことであ
る。 As is clear from the above description, the feature of the memory device according to the present invention is that it includes a frame memory consisting of a first memory bank and a second memory bank, a write clock associated with an input digital signal, and a write clock associated with the input digital signal. A first read clock serves as a reference asynchronous with the write clock, and a second read clock is synchronous with the write clock. means for sequentially writing into the memory banks; and a means for sequentially writing data into the memory banks;
an asynchronous output readout means having first and second buffer memories for sequentially reading out and storing the digital signals from the first and second memory banks in accordance with a reference readout clock; and the first and second memories. synchronous output reading means provided on the output side of each bank for sequentially reading out the digital signals from the first and second memory banks in response to the second reading clock; At least one of the readout circuits using the second readout clock is provided with third and fourth buffer memories for the first and second memory banks, respectively.

したがつて、比較的簡単な回路構成で、入力デ
イジタル信号に対して非同期および単純遅延の出
力デイジタル信号を得ることができ、また誤動作
（書き損じや読み損じ）も一定の条件（たとえば
τ_W／τ_R≧３／４）を満足させることにより回避
することができる。さらに、メモリー素子自体の
サイクルタイムの２倍（２相で動作させているた
め）でメモリー装置を駆動することができ、従来
の時分割方式のもの以上の動作速度を得ることが
できるため、装置の設計上および動作時の自由度
が増大する。また、簡単な回路構成で、従来のア
ドレス分割方式が持つていた動作不能の状態を回
避し、完全な入・出力の非同期性を保証できる。
したがつて、フレームシンクロナイザやDNR等
に用いて最適のメモリー装置を提供できる。 Therefore, with a relatively simple circuit configuration, it is possible to obtain an output digital signal that is asynchronous and simply delayed with respect to the input digital signal, and malfunctions (missing writing or reading) can be prevented under certain conditions (for example, τ _W /τ This can be avoided by satisfying _R ≧3/4). Furthermore, since the memory device can be driven at twice the cycle time of the memory element itself (because it is operated in two phases), it is possible to obtain an operating speed faster than that of conventional time-sharing systems. The degree of freedom in design and operation increases. In addition, with a simple circuit configuration, it is possible to avoid the inoperable state of conventional address division methods and guarantee complete input/output asynchrony.
Therefore, it is possible to provide an optimal memory device for use in frame synchronizers, DNR, etc.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例を概略的に示す
ブロツク図、第２図Ａ〜Ｈは該第１の実施例の動
作例を示すタイムチヤート、第３図は第２の実施
例を概略的に示すブロツク図、第４図Ａ〜Ｈは該
第２の実施例の動作例を示すタイムチヤート、第
５図は第３の実施例を示すブロツク図、第６図は
該第３の実施例の動作例を示すタイムチヤートで
ある。 １，２…メモリーバンク、３…入力端子、４，
５…出力端子、１１，１２，２０，３０…直列・
並列変換レジスタ、１３，１４，１５，１６，２
１，２２，２３，２５，３１，３２，３３，３
４，３５，３６…ラツチ回路、１７，１８，２
４，２６，２７，３７，３８…並列・直列変換レ
ジスタ。 FIG. 1 is a block diagram schematically showing a first embodiment of the present invention, FIGS. 2A to 2H are time charts showing an example of the operation of the first embodiment, and FIG. 3 is a diagram of the second embodiment. 4A to 4H are time charts showing an example of the operation of the second embodiment, FIG. 5 is a block diagram showing the third embodiment, and FIG. 6 is a time chart showing an example of the operation of the second embodiment. 2 is a time chart showing an example of the operation of the embodiment. 1, 2...Memory bank, 3...Input terminal, 4,
5...Output terminal, 11, 12, 20, 30...Series/
Parallel conversion register, 13, 14, 15, 16, 2
1, 22, 23, 25, 31, 32, 33, 3
4, 35, 36...Latch circuit, 17, 18, 2
4, 26, 27, 37, 38...Parallel/serial conversion register.

Claims (1)

【特許請求の範囲】 １ 第１のメモリーバンクと第２のメモリーバン
クとより成るフレームメモリーを備え、 入力デイジタル信号に関連した書込みクロツ
ク、この書込みクロツクと非同期の基準となる第
１の読出しクロツク、および上記書込クロツクと
同期関係にある第２の読出しクロツクを形成する
とともに、 上記入力デイジタル信号を上記書込みクロツク
に応じて上記第１、第２のメモリーバンクに順次
書込む手段と、 上記第１、第２のメモリーバンクの出力側に
夫々設けられ上記第１の基準読出しクロツクに応
じて順次第１、第２のメモリーバンクから上記デ
イジタル信号を読出して蓄える第１と第２のバツ
フアメモリーとを有する非同期出力読出し手段
と、 上記第１、第２のメモリーバンクの出力側に
夫々設けられ上記第２の読出しクロツクに応じて
順次第１、第２のメモリーバンクから上記デイジ
タル信号を読出す同期出力読出し手段とを有し、 上記書込みクロツクによる書込み回路あるいは
上記第２の読出しクロツクによる読出し回路の少
なくとも一方に上記第１と第２のメモリーバンク
に対して夫々第３と第４のバツフアメモリーを設
けるようにしたことを特徴とするメモリー装置。[Claims] 1. A frame memory comprising a first memory bank and a second memory bank, a write clock associated with an input digital signal, a first read clock asynchronous to the write clock, and a first read clock asynchronous to the write clock; and means for forming a second read clock in synchronous relationship with the write clock, and for sequentially writing the input digital signal into the first and second memory banks in response to the write clock; , first and second buffer memories provided on the output side of the second memory bank and sequentially reading and storing the digital signals from the first and second memory banks in response to the first reference read clock; and a synchronization device provided on the output sides of the first and second memory banks, respectively, for sequentially reading out the digital signals from the first and second memory banks in response to the second read clock. output reading means, and at least one of the write circuit using the write clock or the read circuit using the second read clock has third and fourth buffer memories for the first and second memory banks, respectively. A memory device characterized by being provided with.