JP4797192B2 - Exclusive control sequencer - Google Patents

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JP4797192B2 JP2001060443A JP2001060443A JP4797192B2 JP 4797192 B2 JP4797192 B2 JP 4797192B2 JP 2001060443 A JP2001060443 A JP 2001060443A JP 2001060443 A JP2001060443 A JP 2001060443A JP 4797192 B2 JP4797192 B2 JP 4797192B2
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功 山下
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Description

【０００１】
【発明の属する技術分野】
本発明は、異なる周波数のクロックで動作するアクセス制御回路を構成する各制御手段から同一バスラインへのアクセスを可能とする排他制御シーケンサに関する。
【０００２】
【従来の技術】
図１２は、伝送装置等に一般に用いられる、異なる周波数のクロックを供給するためのクロック供給構成を示している。このクロック供給構成では、ＰＬＬ（phase-locked loop ）制御によりクロックＸにクロックＹを従属させて異なる周波数のクロックＸとクロックＹとの同期をとっている。このようなクロック供給構成では、何らかの原因でクロックＸとクロックＹとの同期がはずれる障害が発生することがある。この場合、クロックＸで動作する回路とクロックＹで動作する回路が競合動作するおそれがある。その結果、異なる周波数で動作する回路同士の制御が衝突してそれらの回路から出力されるデータが破壊され、装置の誤作動を引き起こす原因となる。
【０００３】
【発明が解決しようとする課題】
そこで、本発明は、上記のような従来技術が有する問題点に鑑みなされたものであり、その目的は、異なる周波数のクロックで動作する制御手段から同一バスラインへのアクセスを可能としながらも、一時的なクロック間の同期はずれが生じた場合でもデータの破壊を防止し、スムーズに正常動作に復旧させることが可能な排他制御シーケンサを提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明の排他制御シーケンサは、複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されているものについて動作を停止させる。
【０００５】
本発明の排他制御シーケンサは、前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、その後前記アクセス制御回路に通常の動作を継続させる。
【０００６】
さらに、本発明の排他制御シーケンサでは、前記複数の制御手段から送出されたデータを記憶する記憶手段と、この記憶手段に格納されたデータを所定の形式に変換するデータ変換手段とを備えていることが好ましい。
【０００７】
本発明の排他制御シーケンサは、複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されるものについて動作を停止し前記アクセス制御回路に接続されているファームウェアからの要求を前記複数の記憶手段の何れかに記憶させるようにした。
また、前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、次の前記アクセス制御回路の動作周期で所定のリカバリー処理を行い、その後前記アクセス制御回路に通常の動作を継続させる。
【０００８】
また、本発明の排他制御シーケンサでは、前記複数の制御手段の何れかを用いて前記記憶手段の監視を行うようにしてもよい。
【０００９】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図１は、本発明の排他制御シーケンサの構成を示すブロック図である。本発明の排他制御シーケンサは、クロック供給パッケージ１０２、１０４と、アクセス制御回路１０６と、同期監視部１０８と、排他制御部１１０と、セレクタ１１２と、記憶素子１１４ａ、１１４ｂ、１１４ｃと、データ変換部１１６と、を含み構成される。また、アクセス制御回路１０６は、アドレス制御部１０６Ａ〜１０６Ｅ、データ制御部１０６ａ、１０６ｂおよび１０６ｄから構成されている。
【００１０】
クロック供給パッケージ１０２はクロックＸを供給する。クロック供給パッケージ１０４は、ＰＬＬ制御によりクロック供給パッケージ１０２から供給されるクロックＸに従属して同期するクロックＹを供給する。
【００１１】
次に、図２を参照して本発明の排他制御シーケンサの動作説明を行う。図２に示すように、本発明の排他制御シーケンサは時間０から時間Ｄまでを１周期として動作する。
【００１２】
まず、時間０において、アクセス制御回路１０６は、図示しないファームウェアからの制御データをデータ制御部１０６ａに取り込み、アドレス制御部１０６Ａが指定する記憶素子１１４ａまたは１１４ｂのアドレス領域に対してデータ制御部１０６ａに取り込んだ制御データの書き込みを行う。または、アドレス制御部１０６Ａが指定する記憶素子１１４ａまたは１１４ｂのアドレス領域に格納されている制御データの読み出しを行う（図３の太線部参照）。この動作と平行して、前記ファームウェアからの指示によりアドレス制御部１０６Ｃが指定する記憶素子１１４ａのアドレス領域に格納されている制御データをあらかじめ設定された周期で読み出し、このデータをアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に書き込む。（図４の太線部参照）。
【００１３】
次に、時間１において、アクセス制御回路１０６は、前記ファームウェアからの指示により、アドレス制御部１０６Ｅが指定する記憶素子１１４ｃのアドレス領域に格納されている制御データの読み出しを行い、これをデータ変換部１１６へ送出する。（図５の太線部参照）。これに続いて、データ変換部１１６は、記憶素子１１４ｃから送られたデータを規定の制御データに変換し、これを前記ファームウェアの指示によりあらかじめ設定された周期で外部データ処理部へ送出する（図６の太線部参照）。
【００１４】
次に、時間２において、データ変換部１１６は、外部データ処理部から送られた応答データをあらかじめ設定された周期で読み出し、これを規定の形式に変換する（図７の太線部参照）。これに続いて、アクセス制御回路１０６は、前記ファームウェアからの指示により、あらかじめ規定された周期でデータ変換部１１６から制御データの読み出しを行い、これをアドレス制御部１０６Ｅが指定する記憶素子１１４ｃのアドレス領域に書き込む（図８の太線部参照）。
【００１５】
次に、時間３において、前記ファームウェアからの指示によりアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に格納されている制御データをあらかじめ設定された周期で読み出し、このデータをアドレス制御部１０６Ｃが指定する記憶素子１１４ａのアドレス領域に書き込む（図９の太線部参照）。
【００１６】
次に、時間４〜Ｄにおいて、アクセス制御回路１０６は、前記ファームウェアからの指示により、アドレス制御部１０６Ｂが指定する記憶素子１１４ａのアドレス領域に格納されている制御データの読み出しを行い、これをデータ制御部１０６ｂにおいて所望の演算を実行した後アドレス制御部１０６Ｂが指定する記憶素子１１４ｂのアドレス領域に書き込む（図１０の太線部参照）。
【００１７】
一方、時間４〜Ｄにおいて、前記ファームウェアからの指示がない場合、本発明の排他制御シーケンスはアイドリング状態となる。そこで、このアイドリング時に、アドレス制御部１０６Ｄおよびデータ制御部１０６ｄを用いて記憶素子１１４ａ〜１１４ｃの監視を行う（図１１の太線部参照）。この監視を行う方法としては、例えば、記憶素子に書き込むデータにパリティ演算やＣＲＣ演算の結果を付加し、記憶素子からのデータの読み出し時にかかる演算結果の正誤をチェックする方法がある。また、アクセス制御回路１０６中にテストデータを生成する手段を設け、これにより生成されるテストデータを監視対象の記憶素子に対し書き込み／読み出しする処理を行い、テストデータの正誤をチェックすることにより記憶素子の動作を監視する方法もある。
【００１８】
本発明の排他制御シーケンサは、クロックＸとクロックＹとの同期がとれている場合には、前記ファームウェアからの指示により前述した動作が実行される。しかし、何らかの原因によりクロック間の同期がはずれた場合、クロックＸで動作するアドレス制御部１０６Ａおよびデータ制御部１０６ａの動作と、クロックＹで動作するアドレス制御部１０６Ｂ〜１０６Ｅ、データ制御部１０６ｂ、１０６ｄの動作とが競合するおそれが生じる。この結果、アドレスバスα、βおよびデータバス上において各制御部からの制御が衝突して記憶素子１１４ａ〜１１４ｃに対して書き込みまたは読み出しを行うデータが破壊され、装置の誤作動を引き起こしかねない。
【００１９】
そこで、このような不具合を解消するため、本発明の排他制御シーケンサでは、クロック間の同期がはずれた場合、同期監視部１０８がクロック間の同期はずれを検出し警告信号を排他制御部１１０へ送信する。この警告信号を受信した排他制御部１１０は、次のようなアクセス制御回路１０６の制御を行う。
【００２０】
まず、図２に示した時間０においてクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｃの動作を停止する。このとき、前記ファームウェアからの制御データをアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に書き込んでおく。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開する。ただし、時間Ｄまではアイドリング状態を続け、次の周期の時間０からアクセス制御回路１１０に通常の動作を継続させる。
【００２１】
図２に示した時間１または２においてクロック間の同期はずれが生じた場合、排他制御部１１０は時間２の動作が完了し次第アドレス制御部１０６Ｅの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２２】
図２に示した時間３においてクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｃの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２３】
図２に示した時間４〜Ｄのアドレス制御部１０６Ｂの動作中にクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｂの動作を停止する。このとき、前記ファームウェアからの指示通りにデータ制御部１０６ｂにおいて所望の演算を実行した後、この結果をアドレス制御部１０６Ｂが指定する記憶素子１１４ｂのアドレス領域に書き込んでおく。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開する。ただし、次の周期の時間３まではアイドリング状態を続け、時間４からアクセス制御回路１１０に通常の動作を継続させる。
【００２４】
一方、図２に示した時間４〜Ｄのアドレス制御部１０６Ｄの動作中（記憶素子の監視動作実行中）にクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｄの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２５】
本発明の排他制御シーケンサでは、クロック間の同期はずれが生じた場合でも、上述した各手順に従って各制御部の競合を回避して各制御データの破壊を防止できる。また、クロック間の同期が回復した際にスムーズなシーケンサ動作の復旧が可能である。
【００２６】
なお、本発明の排他制御シーケンサでは、クロック間の同期はずれが生じた際、クロックＹで動作する各制御部の動作を停止させて各制御部の競合を回避している。このため、クロックＸで動作するアドレス制御部１０６Ａおよびデータ制御部１１０６ａは動作を継続したままでも問題はない。
【００２７】
以上説明したように、本発明の排他制御シーケンサによれば、クロック間の同期はずれが生じた場合であっても、アクセス制御回路を構成する各制御部間の競合を回避することができ、各制御データが破壊されるのを防止できる。そして、クロック同期の復旧後にも正常のシーケンサ動作をスムーズに再開することが可能である。
【００２８】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基づいてその変更、改良等が可能であることは明らかである。例えば、前記記憶素子の監視を司る各制御部を省略することは可能であるし、同じクロックで動作する各制御部を共通に構成することもできる。
【００２９】
【発明の効果】
以上の如く本発明によれば、異なる周波数のクロックで動作する制御手段から同一バスラインへのアクセスを可能としながらも、一時的なクロック間の同期はずれが生じた場合でもデータの破壊を防止し、スムーズに正常動作に復旧させることが可能な排他制御シーケンサを提供することができる。
【図面の簡単な説明】
【図１】本発明の排他制御シーケンサの構成を示すブロック図である。
【図２】本発明の排他制御シーケンサの動作タイミングを説明するための図である。
【図３】本発明の排他制御シーケンサの動作を説明するための図である。
【図４】本発明の排他制御シーケンサの動作を説明するための図である。
【図５】本発明の排他制御シーケンサの動作を説明するための図である。
【図６】本発明の排他制御シーケンサの動作を説明するための図である。
【図７】本発明の排他制御シーケンサの動作を説明するための図である。
【図８】本発明の排他制御シーケンサの動作を説明するための図である。
【図９】本発明の排他制御シーケンサの動作を説明するための図である。
【図１０】本発明の排他制御シーケンサの動作を説明するための図である。
【図１１】本発明の排他制御シーケンサの動作を説明するための図である。
【図１２】伝送装置等に一般に用いられる、異なる周波数のクロックを供給するためのクロック供給構成を示す図である。
【符号の説明】
１０２、１０４ クロック供給パッケージ
１０６ アクセス制御回路
１０６Ａ〜１０６Ｅ アドレス制御部
１０６ａ、１０６ｂ、１０６ｄ データ制御部
１０８ 同期監視部
１１０ 排他制御部
１１２ セレクタ
１１４ａ〜１１４ｃ 記憶素子
１１６ データ変換部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an exclusive control sequencer that enables access to the same bus line from each control means constituting an access control circuit that operates with clocks of different frequencies.
[0002]
[Prior art]
FIG. 12 shows a clock supply configuration for supplying clocks having different frequencies, which is generally used in a transmission apparatus or the like. In this clock supply configuration, the clock X is subordinate to the clock X by PLL (phase-locked loop) control to synchronize the clock X and the clock Y of different frequencies. In such a clock supply configuration, a failure in which the clock X and the clock Y are out of synchronization may occur for some reason. In this case, there is a possibility that a circuit operating with the clock X and a circuit operating with the clock Y may compete. As a result, control between circuits operating at different frequencies collides, and data output from these circuits is destroyed, causing malfunction of the device.
[0003]
[Problems to be solved by the invention]
Therefore, the present invention has been made in view of the problems of the prior art as described above, and its purpose is to enable access to the same bus line from control means operating with clocks of different frequencies. An object of the present invention is to provide an exclusive control sequencer that can prevent data destruction even when temporary synchronization between clocks is lost and can smoothly restore normal operation.
[0004]
[Means for Solving the Problems]
In order to achieve the above object, an exclusive control sequencer of the present invention comprises an access control circuit comprising a plurality of control means, and the plurality of control means connected by the same bus line are used by using a plurality of clocks having different frequencies. A sequencer to be operated, the clock supply means for supplying the plurality of clocks having different frequencies, the synchronization monitoring means for detecting a loss of synchronization between the plurality of clocks having different frequencies, and the synchronization monitoring means comprising the plurality of synchronization monitors. And an exclusive control means for controlling exclusive access to any one of the plurality of control means and the bus line when detecting a loss of synchronization between clocks having different frequencies.
The clock supply means includes at least a main clock supply circuit and a slave clock supply circuit that generates clocks having different frequencies synchronized with the clock generated by the main clock supply circuit,
The exclusive control means is accessing the bus line when the synchronization monitoring means detects a loss of synchronization between the clock supplied from the main clock supply circuit and the clock supplied from the slave clock supply circuit. Among the control means, the operation is stopped for the one supplied with the clock from the slave clock supply circuit .
[0005]
The exclusive control sequencer of the present invention resumes the operation of the access control circuit from a predetermined time in the operation cycle of the access control circuit when the out-of-synchronization is resolved, and thereafter performs normal operation on the access control circuit. Let it continue .
[0006]
Furthermore, the exclusive control sequencer of the present invention comprises storage means for storing data sent from the plurality of control means, and data conversion means for converting the data stored in the storage means into a predetermined format. It is preferable.
[0007]
An exclusive control sequencer of the present invention is a sequencer comprising an access control circuit comprising a plurality of control means and operating the plurality of control means connected by the same bus line using a plurality of clocks having different frequencies,
A clock supply means for supplying a plurality of clocks of different frequencies; a synchronization monitoring means for detecting a loss of synchronization between the clocks of different frequencies; and the synchronization monitoring means between the clocks of the different frequencies. An exclusive control means for controlling exclusive access between any of the plurality of control means and the bus line when a loss of synchronization is detected, and a plurality of storage means for storing data sent from the plurality of control means; Comprising, and
The clock supply means includes at least a main clock supply circuit and a slave clock supply circuit that generates clocks having different frequencies synchronized with the clock generated by the main clock supply circuit,
The exclusive control means is accessing the bus line when the synchronization monitoring means detects a loss of synchronization between the clock supplied from the main clock supply circuit and the clock supplied from the slave clock supply circuit. Among the control means, the operation of the clock supplied from the slave clock supply circuit is stopped, and the request from the firmware connected to the access control circuit is stored in any of the plurality of storage means I made it.
In addition, when the synchronization loss is resolved, the operation of the access control circuit is restarted from a predetermined time during the operation cycle of the access control circuit, and a predetermined recovery process is performed in the next operation cycle of the access control circuit. Thereafter, the access control circuit continues normal operation .
[0008]
In the exclusive control sequencer of the present invention, the storage unit may be monitored using any of the plurality of control units .
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail based on the illustrated embodiment. FIG. 1 is a block diagram showing the configuration of the exclusive control sequencer of the present invention. The exclusive control sequencer of the present invention includes a clock supply package 102, 104, an access control circuit 106, a synchronization monitoring unit 108, an exclusive control unit 110, a selector 112, storage elements 114a, 114b, 114c, and a data conversion unit. 116. The access control circuit 106 includes address control units 106A to 106E and data control units 106a, 106b, and 106d.
[0010]
The clock supply package 102 supplies the clock X. The clock supply package 104 supplies a clock Y synchronized with the clock X supplied from the clock supply package 102 by PLL control.
[0011]
Next, the operation of the exclusive control sequencer of the present invention will be described with reference to FIG. As shown in FIG. 2, the exclusive control sequencer of the present invention operates from time 0 to time D as one cycle.
[0012]
First, at time 0, the access control circuit 106 takes control data from firmware (not shown) into the data control unit 106a, and sends it to the data control unit 106a with respect to the address area of the storage element 114a or 114b specified by the address control unit 106A. Write the captured control data. Alternatively, the control data stored in the address area of the storage element 114a or 114b designated by the address control unit 106A is read (see the bold line portion in FIG. 3). In parallel with this operation, the control data stored in the address area of the storage element 114a designated by the address control unit 106C in accordance with an instruction from the firmware is read at a preset period, and this data is read by the address control unit 106C. Write to the address area of the storage element 114c to be designated. (Refer to the thick line part in FIG. 4).
[0013]
Next, at time 1, the access control circuit 106 reads out the control data stored in the address area of the storage element 114c designated by the address control unit 106E according to an instruction from the firmware, and uses this data as the data conversion unit. 116. (Refer to the thick line part in FIG. 5). Following this, the data conversion unit 116 converts the data sent from the storage element 114c into prescribed control data, and sends this to the external data processing unit in a cycle set in advance by an instruction from the firmware (see FIG. (See thick line part 6).
[0014]
Next, at time 2, the data conversion unit 116 reads the response data sent from the external data processing unit at a preset cycle and converts it into a prescribed format (see the bold line portion in FIG. 7). Following this, the access control circuit 106 reads the control data from the data conversion unit 116 at a predetermined cycle in accordance with an instruction from the firmware, and this is the address of the storage element 114c designated by the address control unit 106E. Write to the area (see thick line in FIG. 8).
[0015]
Next, at time 3, the control data stored in the address area of the storage element 114c designated by the address control unit 106C in accordance with an instruction from the firmware is read at a preset period, and this data is read by the address control unit 106C. Write to the address area of the memory element 114a to be designated (see the bold line portion in FIG. 9).
[0016]
Next, in time 4 to D, the access control circuit 106 reads out the control data stored in the address area of the storage element 114a designated by the address control unit 106B in accordance with an instruction from the firmware, After executing a desired calculation in the control unit 106b, the data is written in the address area of the storage element 114b designated by the address control unit 106B (see the bold line portion in FIG. 10).
[0017]
On the other hand, when there is no instruction from the firmware during time 4 to D, the exclusive control sequence of the present invention is in an idling state. Therefore, at the time of idling, the storage elements 114a to 114c are monitored using the address control unit 106D and the data control unit 106d (see the bold line portion in FIG. 11). As a method for performing this monitoring, for example, there is a method in which the result of parity calculation or CRC calculation is added to data to be written in the storage element, and the correctness of the calculation result when data is read from the storage element is checked. In addition, a means for generating test data is provided in the access control circuit 106, and processing for writing / reading the test data generated thereby to / from the storage element to be monitored is performed, and the test data is stored by checking the correctness of the test data There is also a method for monitoring the operation of the element.
[0018]
In the exclusive control sequencer of the present invention, when the clock X and the clock Y are synchronized, the above-described operation is executed according to an instruction from the firmware. However, when synchronization between clocks is lost due to some cause, the operations of the address control unit 106A and the data control unit 106a that operate with the clock X, the address control units 106B to 106E that operate with the clock Y, and the data control units 106b and 106d. There is a risk of conflict with the operation. As a result, on the address buses [alpha] and [beta] and the data bus, control from each control unit collides, and data to be written to or read from the storage elements 114a to 114c is destroyed, which may cause malfunction of the apparatus.
[0019]
Therefore, in order to solve such a problem, in the exclusive control sequencer of the present invention, when the synchronization between clocks is lost, the synchronization monitoring unit 108 detects the loss of synchronization between clocks and transmits a warning signal to the exclusive control unit 110. To do. Upon receiving this warning signal, the exclusive control unit 110 controls the access control circuit 106 as follows.
[0020]
First, when synchronization between clocks is lost at time 0 shown in FIG. 2, the exclusive control unit 110 immediately stops the operation of the address control unit 106C. At this time, the control data from the firmware is written in the address area of the storage element 114c designated by the address control unit 106C. When the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. However, the idling state is continued until time D, and the access control circuit 110 continues normal operation from time 0 of the next cycle.
[0021]
When the clocks are out of synchronization at time 1 or 2 shown in FIG. 2, the exclusive control unit 110 stops the operation of the address control unit 106E as soon as the operation at time 2 is completed. When the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. 2 and continues the normal operation.
[0022]
When the synchronization between clocks is lost at time 3 shown in FIG. 2, the exclusive control unit 110 immediately stops the operation of the address control unit 106C. When the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. 2 and continues the normal operation.
[0023]
When the synchronization between clocks is lost during the operation of the address control unit 106B of time 4 to D shown in FIG. 2, the exclusive control unit 110 immediately stops the operation of the address control unit 106B. At this time, after executing a desired calculation in the data control unit 106b as instructed from the firmware, the result is written in the address area of the storage element 114b designated by the address control unit 106B. When the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. However, the idling state is continued until time 3 of the next cycle, and the access control circuit 110 is allowed to continue normal operation from time 4.
[0024]
On the other hand, when the synchronization between the clocks is lost during the operation of the address control unit 106D of time 4 to D shown in FIG. 2 (during the monitoring operation of the storage element), the exclusive control unit 110 immediately sets the address control unit 106D. Stop operation. When the synchronization between the clocks is restored, the exclusive control unit 110 resumes the operation of the access control circuit 106 from the operation at time 3 shown in FIG. 2 and continues the normal operation.
[0025]
In the exclusive control sequencer of the present invention, even when the synchronization between clocks is lost, it is possible to avoid contention of each control unit and prevent destruction of each control data according to each procedure described above. In addition, when the synchronization between the clocks is restored, the sequencer operation can be smoothly restored.
[0026]
In the exclusive control sequencer of the present invention, when the synchronization between clocks is lost, the operation of each control unit operating with the clock Y is stopped to avoid contention among the control units. For this reason, there is no problem even if the address control unit 106A and the data control unit 1106a operating with the clock X continue to operate.
[0027]
As described above, according to the exclusive control sequencer of the present invention, it is possible to avoid contention between the control units constituting the access control circuit even when the synchronization between the clocks is lost. Control data can be prevented from being destroyed. It is possible to resume normal sequencer operation smoothly even after the clock synchronization is restored.
[0028]
The embodiment of the present invention has been described with reference to the drawings. However, the present invention is not limited to the matters shown in the above-described embodiments, and it is obvious that changes, improvements, and the like can be made based on the description of the scope of claims. For example, it is possible to omit each control unit that manages the monitoring of the storage element, and it is also possible to commonly configure each control unit that operates with the same clock.
[0029]
【The invention's effect】
As described above, according to the present invention, it is possible to access the same bus line from a control means that operates with clocks of different frequencies, but also prevents data destruction even when temporary synchronization between clocks is lost. Therefore, it is possible to provide an exclusive control sequencer that can be smoothly restored to normal operation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an exclusive control sequencer of the present invention.
FIG. 2 is a diagram for explaining the operation timing of the exclusive control sequencer of the present invention.
FIG. 3 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 4 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 5 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 6 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 7 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 8 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 9 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 10 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 11 is a diagram for explaining the operation of the exclusive control sequencer of the present invention.
FIG. 12 is a diagram illustrating a clock supply configuration for supplying clocks having different frequencies, which is generally used in a transmission apparatus or the like.
[Explanation of symbols]
102, 104 Clock supply package 106 Access control circuit 106A-106E Address control unit 106a, 106b, 106d Data control unit 108 Synchronization monitoring unit 110 Exclusive control unit 112 Selector 114a-114c Storage element 116 Data conversion unit

Claims (6)

複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、
前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、
前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されているものについて動作を停止させるようにしたことを特徴とする排他制御シーケンサ。A sequencer comprising an access control circuit comprising a plurality of control means, and operating the plurality of control means connected by the same bus line using a plurality of clocks having different frequencies,
Clock supply means for supplying a plurality of clocks of different frequencies;
Synchronization monitoring means for detecting a loss of synchronization between the clocks of different frequencies;
And an exclusive control means for controlling exclusive access between any of the plurality of control means and the bus line when the synchronization monitoring means detects a loss of synchronization between the clocks having different frequencies. And
The clock supply means includes at least a main clock supply circuit and a slave clock supply circuit that generates clocks having different frequencies synchronized with the clock generated by the main clock supply circuit,
The exclusive control means is accessing the bus line when the synchronization monitoring means detects a loss of synchronization between the clock supplied from the main clock supply circuit and the clock supplied from the slave clock supply circuit. The exclusive control sequencer characterized in that the operation of the control means of which the clock is supplied from the slave clock supply circuit is stopped . 前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、その後前記アクセス制御回路に通常の動作を継続させるようにしたことを特徴とする請求項１に記載の排他制御シーケンサ。 When the out-of-synchronization is resolved, the operation of the access control circuit is resumed from a predetermined time during the operation cycle of the access control circuit, and then the normal operation is continued in the access control circuit. The exclusive control sequencer according to claim 1. 前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、この記憶手段に格納されたデータを所定の形式に変換するデータ変換手段と、を備えたことを特徴とする請求項１又は２の何れかに記載の排他制御シーケンサ。 2. A plurality of storage means for storing data sent from the plurality of control means, and a data conversion means for converting the data stored in the storage means into a predetermined format. Or the exclusive control sequencer in any one of 2. 複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、
前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、
前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、
前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されるものについて動作を停止し前記アクセス制御回路に接続されているファームウェアからの要求を前記複数の記憶手段の何れかに記憶させるようにしたことを特徴とする排他制御シーケンサ。 A sequencer comprising an access control circuit comprising a plurality of control means, and operating the plurality of control means connected by the same bus line using a plurality of clocks having different frequencies,
Clock supply means for supplying a plurality of clocks of different frequencies;
Synchronization monitoring means for detecting a loss of synchronization between the clocks of different frequencies;
An exclusive control means for controlling exclusive access between any of the plurality of control means and the bus line when the synchronization monitoring means detects a loss of synchronization between the clocks of different frequencies;
A plurality of storage means for storing data sent from the plurality of control means,
The clock supply means includes at least a main clock supply circuit and a slave clock supply circuit that generates clocks having different frequencies synchronized with the clock generated by the main clock supply circuit,
The exclusive control means is accessing the bus line when the synchronization monitoring means detects a loss of synchronization between the clock supplied from the main clock supply circuit and the clock supplied from the slave clock supply circuit. out of the control means, Ru requests from firmware clock from the sub-clock supply circuit is connected to the access control circuit stops the operation for that supplied and stored in one of said plurality of storage means An exclusive control sequencer characterized by the above . 前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、次の前記アクセス制御回路の動作周期で所定のリカバリー処理を行い、その後前記アクセス制御回路に通常の動作を継続させるようにしたことを特徴とする請求項４に記載の排他制御シーケンサ。 When the out-of-synchronization is resolved, the operation of the access control circuit is restarted from a predetermined time in the operation cycle of the access control circuit, and a predetermined recovery process is performed in the next operation cycle of the access control circuit. 5. The exclusive control sequencer according to claim 4, wherein the access control circuit continues normal operation . 前記複数の制御手段の何れかを用いて前記記憶手段の監視を行うようにしたことを特徴とする請求項３乃至５の何れかに記載の排他制御シーケンサ。 6. The exclusive control sequencer according to claim 3, wherein the storage unit is monitored using any of the plurality of control units .
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