JPS6240825A - プログラマブル遅延・分周回路 - Google Patents
プログラマブル遅延・分周回路Info
- Publication number
- JPS6240825A JPS6240825A JP18150485A JP18150485A JPS6240825A JP S6240825 A JPS6240825 A JP S6240825A JP 18150485 A JP18150485 A JP 18150485A JP 18150485 A JP18150485 A JP 18150485A JP S6240825 A JPS6240825 A JP S6240825A
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- JP
- Japan
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- circuit
- output
- terminal
- counter
- frequency
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
プログラマブル分周回路と、リセット制御を行うフリッ
プフロップを組合せて構成したプログラマブル遅延・分
周回路である。
プフロップを組合せて構成したプログラマブル遅延・分
周回路である。
［産業上の利用分野］
本発明はプログラマブル分周回路と、遅延回路とを組合
せ、簡易な構成の回路としたプログラマブル遅延・分周
回路に関する。
せ、簡易な構成の回路としたプログラマブル遅延・分周
回路に関する。
［従来の技術］
入来するパルスを遅延回路により所定時間遅延させ、遅
延時間を任意に設定できるプログラマブル遅延回路は第
３図に示す構成のものが公知である。
延時間を任意に設定できるプログラマブル遅延回路は第
３図に示す構成のものが公知である。
第３図において、１はカウンタ、２は分周比を設定する
レジスタ、３は一致検出回路、４はクロック入力端子、
５は遅延パルスの出力端子を示す。
レジスタ、３は一致検出回路、４はクロック入力端子、
５は遅延パルスの出力端子を示す。
分周比設定レジスタ２に対し遅延時間としてパルスの個
数に対応させ、例えば６のようにプログラムにより設定
させておく。次にクロック入力端子４からパルスを入力
させるとカウンタ１が計数を始める。このときカウンタ
１の各出力端子ＱＯ。
数に対応させ、例えば６のようにプログラムにより設定
させておく。次にクロック入力端子４からパルスを入力
させるとカウンタ１が計数を始める。このときカウンタ
１の各出力端子ＱＯ。
Ｑｌ、Ｑ２における”１″″０″の状況と、分周比設定
レジスタ２の各端子ＤＯ，Ｄ１．Ｄ２における“１”０
”の状況について、一致検出回路３により検出し、一致
したとき出力を端子５に出力する。その出力は入力パル
スを６個計数したときの値即ちパルスを６個分遅延させ
たものである。
レジスタ２の各端子ＤＯ，Ｄ１．Ｄ２における“１”０
”の状況について、一致検出回路３により検出し、一致
したとき出力を端子５に出力する。その出力は入力パル
スを６個計数したときの値即ちパルスを６個分遅延させ
たものである。
遅延時間はレジスタ２の値を変更するとき、任意に変え
ることができるからプログラマブル遅延回路として動作
している。
ることができるからプログラマブル遅延回路として動作
している。
第４図は従来の分周回路を示す図であって、１ばカウン
タ、４はクロック入力端子、６は分周されたパルスの出
力端子を示す。カウンタ１の所定の構成により、公知の
動作のため所定の値に分周された出力を端子６から取出
すことができる。出力端子６からの出力ばカウンタ１の
リセット端子に帰還され、カウンタ１をリセットする。
タ、４はクロック入力端子、６は分周されたパルスの出
力端子を示す。カウンタ１の所定の構成により、公知の
動作のため所定の値に分周された出力を端子６から取出
すことができる。出力端子６からの出力ばカウンタ１の
リセット端子に帰還され、カウンタ１をリセットする。
［発明が解決しようとする問題点］
第３図・第４図におけるカウンタ１は所定値を計数する
が遅延回路・分周回路の両者を同時に使用することは殆
どないとしても、それらに同様なカウンタを別々に具備
することは、大規模なものになり不経済であった。
が遅延回路・分周回路の両者を同時に使用することは殆
どないとしても、それらに同様なカウンタを別々に具備
することは、大規模なものになり不経済であった。
本発明の目的は簡易な回路構成で遅延回路と分周回路を
切換え使用できる回路を提供することにある。
切換え使用できる回路を提供することにある。
［問題を解決するための手段］
第１図は本発明の構成を示している図である。第１図に
おいて、１はクロックを計数するカウンタ、２は分周比
の可変設定なレジスタ、３は一致検出回路で、カウンタ
１とレジスタ２の値が一致したことを検出するもの、４
はクロック入力端子、１１はリセット制御回路で、一致
信号とトリガーパルスでカウンタを初期設定するととも
に、一致信号でセットされ１〜リガーパルスでリセット
される信号を出力する。８は切換回路、９ばパルス出力
端子で遅延回路・分周回路の出力が切換えて出力される
。
おいて、１はクロックを計数するカウンタ、２は分周比
の可変設定なレジスタ、３は一致検出回路で、カウンタ
１とレジスタ２の値が一致したことを検出するもの、４
はクロック入力端子、１１はリセット制御回路で、一致
信号とトリガーパルスでカウンタを初期設定するととも
に、一致信号でセットされ１〜リガーパルスでリセット
される信号を出力する。８は切換回路、９ばパルス出力
端子で遅延回路・分周回路の出力が切換えて出力される
。
Ｃ作用］
クロック入力端子４からのクロックをカウンタ１が計数
し、分周比の可変設定可能なレジスタ２に設定した値ま
で到達したとき、カウンタ１．レジスタ２各段の状況を
一致検出回路３で検出して、一致信号を得る。切換信号
Ｓの端子が例えば“０゛のとき切換回路８は一致検出回
路３の検出出力をそのまま出力端子９から出力させ、入
力クロックの分周出力となっている。
し、分周比の可変設定可能なレジスタ２に設定した値ま
で到達したとき、カウンタ１．レジスタ２各段の状況を
一致検出回路３で検出して、一致信号を得る。切換信号
Ｓの端子が例えば“０゛のとき切換回路８は一致検出回
路３の検出出力をそのまま出力端子９から出力させ、入
力クロックの分周出力となっている。
切換信号Ｓの端子が“１”のとき、リセット制御回路１
１の出力が印加される。リセット制御回路の出力は切換
回路８を介して出力端子９から出力される。このときト
リガーパルスに対し遅延出力となっている。
１の出力が印加される。リセット制御回路の出力は切換
回路８を介して出力端子９から出力される。このときト
リガーパルスに対し遅延出力となっている。
［実施例］
第１図において、リセット制御回路は更にフリップフロ
ップ７、ノア回路１０およびインバータ１２で構成され
る。レジスタ２に１０進数の７を設定したとき、各回路
は第２図に示すタイムチャートのように動作する。
ップ７、ノア回路１０およびインバータ１２で構成され
る。レジスタ２に１０進数の７を設定したとき、各回路
は第２図に示すタイムチャートのように動作する。
第２図Ａは切換信号Ｓの端子が“１″であり遅延回路と
して動作する場合を示す。即ちタイミングパルスＴＰが
ノア回路１０に印加されたとき、その立下りで力うント
１が初期設定され、以後の入力クロックを計数する。カ
ウンタ１の値は１０進数の零から記しであるからその「
６」となったとき一致検出回路３の一致信号が得られる
。このときフリップフロップ７はそのＤ端子が常に°“
１”であるから、Ｑ端子は一致信号の立上りに対応して
“１″となる。この出力は切換回路８を介して出力端子
９に得られる。したがってトリガパルスＴＰよりクロッ
クパルス６個分の時間が遅延時間となる。それ以後はＩ
・リガバルスＴＰが入力しないためフリップフロップ７
はリセットされず、一致検出回路３の出力は発生するが
、フリッフロップ７のＱ出力は変化しない。そして２個
目のトリがパルスＴＰが入力したときカウンタ１が初期
設定され、インバータ１２を介してクリア端子に入力さ
れてフリップフロップ７がリセットされる。
して動作する場合を示す。即ちタイミングパルスＴＰが
ノア回路１０に印加されたとき、その立下りで力うント
１が初期設定され、以後の入力クロックを計数する。カ
ウンタ１の値は１０進数の零から記しであるからその「
６」となったとき一致検出回路３の一致信号が得られる
。このときフリップフロップ７はそのＤ端子が常に°“
１”であるから、Ｑ端子は一致信号の立上りに対応して
“１″となる。この出力は切換回路８を介して出力端子
９に得られる。したがってトリガパルスＴＰよりクロッ
クパルス６個分の時間が遅延時間となる。それ以後はＩ
・リガバルスＴＰが入力しないためフリップフロップ７
はリセットされず、一致検出回路３の出力は発生するが
、フリッフロップ７のＱ出力は変化しない。そして２個
目のトリがパルスＴＰが入力したときカウンタ１が初期
設定され、インバータ１２を介してクリア端子に入力さ
れてフリップフロップ７がリセットされる。
出力のＱ端子はここで０”となる。
次に第２図Ｂは切換信号Ｓの端子が“０”であり分周回
路として動作する場合を示す。タイミングパルスＴＰが
“０”となった以後入力されるクロックを計数し、第２
図Ａと同様にその「６」となったとき一致信号が得られ
、この場合は直ぐ出力端子９の出力となる。一致信号は
カウンタ３を直ぐリセットするから、次のクロックを計
数して「６」となる毎に出力端子９に出力を得ることが
できる。なおレジスタ２の設定値をプログラムなどによ
り変化させれば、異なる動作が得られる。
路として動作する場合を示す。タイミングパルスＴＰが
“０”となった以後入力されるクロックを計数し、第２
図Ａと同様にその「６」となったとき一致信号が得られ
、この場合は直ぐ出力端子９の出力となる。一致信号は
カウンタ３を直ぐリセットするから、次のクロックを計
数して「６」となる毎に出力端子９に出力を得ることが
できる。なおレジスタ２の設定値をプログラムなどによ
り変化させれば、異なる動作が得られる。
［発明の効果］
このようにして本発明によると、プログラマブルな遅延
・分周回路がカウンタ・レジスタを共用して構成できる
ため、回路規模が大きくならず、軽量化に好適である。
・分周回路がカウンタ・レジスタを共用して構成できる
ため、回路規模が大きくならず、軽量化に好適である。
第１図は本発明の構成を示す図、
第２図は本発明の実施例として第１図の回路に特定値を
設定した場合のタイムチャート、第３図・第４図は従来
の遅延回路・分周回路をそれぞれ示す図である。 １−カウンタ ２− レジスタ ３・−一一致検出回路 ４−クロック入力端子 ７−フリップフロップ ９−出力端子 １０−ノア回路 １１− リセット制御回路 １２− インパーク
設定した場合のタイムチャート、第３図・第４図は従来
の遅延回路・分周回路をそれぞれ示す図である。 １−カウンタ ２− レジスタ ３・−一一致検出回路 ４−クロック入力端子 ７−フリップフロップ ９−出力端子 １０−ノア回路 １１− リセット制御回路 １２− インパーク
Claims (1)
- 【特許請求の範囲】 クロックを計数するカウンタ（１）と、 分周比を設定可能なレジスタ（２）と、 前記両者の値の一致を検出する検出回路（３）と、該一
致検出回路（３）からの一致信号およびトリガーパルス
により該カウンタ（１）を初期設定するとともに、一致
信号によりセットされトリガーパルスによりリセットさ
れる信号を出力するリセット制御回路（１１）とを具備
し、 前記一致検出回路（３）の出力を分周回路出力として、
また前記リセット制御回路の出力を遅延回路の出力とし
て取り出すこと を特徴とするプログラマブル遅延・分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18150485A JPS6240825A (ja) | 1985-08-19 | 1985-08-19 | プログラマブル遅延・分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18150485A JPS6240825A (ja) | 1985-08-19 | 1985-08-19 | プログラマブル遅延・分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240825A true JPS6240825A (ja) | 1987-02-21 |
Family
ID=16101914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18150485A Pending JPS6240825A (ja) | 1985-08-19 | 1985-08-19 | プログラマブル遅延・分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305329A (ja) * | 2007-06-11 | 2008-12-18 | Oki Electric Ind Co Ltd | クロックコントローラ及びそれを用いた論理シミュレーション方法と論理シミュレーション装置 |
-
1985
- 1985-08-19 JP JP18150485A patent/JPS6240825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305329A (ja) * | 2007-06-11 | 2008-12-18 | Oki Electric Ind Co Ltd | クロックコントローラ及びそれを用いた論理シミュレーション方法と論理シミュレーション装置 |
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