JPS6240825A - Programmable delaying/frequency-dividing circuit - Google Patents

Abstract

PURPOSE:To use a delaying circuit and a frequency-dividing circuit by switching them, by forming a programmable delaying/frequency-dividing circuit by using a counter and a register in common. CONSTITUTION:A clock from a clock input terminal 4 is counted by a counter 1, and when it has reached a value set to a register which can set variably a frequency dividing ratio, a coincidence signal is obtained by detecting a state of each stage of the counter 1 and the register 2. When a terminal of a switching signal S is, for instance, '0', a switching circuit 8 outputs a detecting output as it is from an output terminal 9, and it becomes a frequency dividing output of the clock. When the terminal of the switching signal S is '1', an output of a reset controlling circuit 11 is applied. The output of the reset controlling circuit 11 is outputted from the output terminal 9 through the switching circuit 8. In such a case, said output goes to a delayed output with respect to a trigger pulse. In such a way, a delaying circuit and a frequency dividing circuit can be switched and used.

Description

【発明の詳細な説明】 ［概要］ プログラマブル分周回路と、リセット制御を行うフリッ
プフロップを組合せて構成したプログラマブル遅延・分
周回路である。[Detailed Description of the Invention] [Summary] This is a programmable delay/frequency divider circuit configured by combining a programmable frequency divider circuit and a flip-flop that performs reset control.

［産業上の利用分野］ 本発明はプログラマブル分周回路と、遅延回路とを組合
せ、簡易な構成の回路としたプログラマブル遅延・分周
回路に関する。[Industrial Application Field] The present invention relates to a programmable delay/frequency divider circuit that combines a programmable frequency divider circuit and a delay circuit to form a circuit with a simple configuration.

［従来の技術］ 入来するパルスを遅延回路により所定時間遅延させ、遅
延時間を任意に設定できるプログラマブル遅延回路は第
３図に示す構成のものが公知である。[Prior Art] A programmable delay circuit having a configuration shown in FIG. 3 is known as a programmable delay circuit that delays an incoming pulse by a predetermined time by a delay circuit and can arbitrarily set the delay time.

第３図において、１はカウンタ、２は分周比を設定する
レジスタ、３は一致検出回路、４はクロック入力端子、
５は遅延パルスの出力端子を示す。In FIG. 3, 1 is a counter, 2 is a register for setting the frequency division ratio, 3 is a coincidence detection circuit, 4 is a clock input terminal,
5 indicates an output terminal of the delayed pulse.

分周比設定レジスタ２に対し遅延時間としてパルスの個
数に対応させ、例えば６のようにプログラムにより設定
させておく。次にクロック入力端子４からパルスを入力
させるとカウンタ１が計数を始める。このときカウンタ
１の各出力端子ＱＯ。The delay time in the frequency division ratio setting register 2 is made to correspond to the number of pulses, and is set to 6, for example, by a program. Next, when a pulse is input from the clock input terminal 4, the counter 1 starts counting. At this time, each output terminal QO of counter 1.

Ｑｌ、Ｑ２における”１″″０″の状況と、分周比設定
レジスタ２の各端子ＤＯ，Ｄ１．Ｄ２における“１”０
”の状況について、一致検出回路３により検出し、一致
したとき出力を端子５に出力する。その出力は入力パル
スを６個計数したときの値即ちパルスを６個分遅延させ
たものである。The status of "1""0" in Ql, Q2 and each terminal DO, D1 . "1" 0 in D2
'' is detected by the coincidence detection circuit 3, and when a coincidence occurs, an output is outputted to the terminal 5.The output is the value obtained when six input pulses are counted, that is, the pulse is delayed by six pulses.

遅延時間はレジスタ２の値を変更するとき、任意に変え
ることができるからプログラマブル遅延回路として動作
している。Since the delay time can be changed arbitrarily when changing the value of register 2, it operates as a programmable delay circuit.

第４図は従来の分周回路を示す図であって、１ばカウン
タ、４はクロック入力端子、６は分周されたパルスの出
力端子を示す。カウンタ１の所定の構成により、公知の
動作のため所定の値に分周された出力を端子６から取出
すことができる。出力端子６からの出力ばカウンタ１の
リセット端子に帰還され、カウンタ１をリセットする。FIG. 4 is a diagram showing a conventional frequency dividing circuit, in which 1 is a counter, 4 is a clock input terminal, and 6 is a frequency-divided pulse output terminal. Due to the predetermined configuration of the counter 1, an output frequency-divided to a predetermined value can be taken from the terminal 6 for known operation. The output from the output terminal 6 is fed back to the reset terminal of the counter 1, and the counter 1 is reset.

［発明が解決しようとする問題点］ 第３図・第４図におけるカウンタ１は所定値を計数する
が遅延回路・分周回路の両者を同時に使用することは殆
どないとしても、それらに同様なカウンタを別々に具備
することは、大規模なものになり不経済であった。[Problems to be Solved by the Invention] The counter 1 in FIGS. 3 and 4 counts a predetermined value, but even though both the delay circuit and the frequency divider circuit are rarely used at the same time, they may be similar to each other. Providing separate counters requires a large scale and is uneconomical.

本発明の目的は簡易な回路構成で遅延回路と分周回路を
切換え使用できる回路を提供することにある。An object of the present invention is to provide a circuit that can switch between a delay circuit and a frequency divider circuit with a simple circuit configuration.

［問題を解決するための手段］ 第１図は本発明の構成を示している図である。第１図に
おいて、１はクロックを計数するカウンタ、２は分周比
の可変設定なレジスタ、３は一致検出回路で、カウンタ
１とレジスタ２の値が一致したことを検出するもの、４
はクロック入力端子、１１はリセット制御回路で、一致
信号とトリガーパルスでカウンタを初期設定するととも
に、一致信号でセットされ１〜リガーパルスでリセット
される信号を出力する。８は切換回路、９ばパルス出力
端子で遅延回路・分周回路の出力が切換えて出力される
。[Means for Solving the Problem] FIG. 1 is a diagram showing the configuration of the present invention. In FIG. 1, 1 is a counter that counts clocks, 2 is a register with a variable division ratio, 3 is a match detection circuit that detects when the values of counter 1 and register 2 match, and 4
1 is a clock input terminal, and 11 is a reset control circuit which initializes a counter with a coincidence signal and a trigger pulse and outputs a signal that is set by a coincidence signal and reset by 1 to trigger pulses. 8 is a switching circuit, and 9 is a pulse output terminal through which the outputs of the delay circuit and frequency dividing circuit are switched and output.

Ｃ作用］ クロック入力端子４からのクロックをカウンタ１が計数
し、分周比の可変設定可能なレジスタ２に設定した値ま
で到達したとき、カウンタ１．レジスタ２各段の状況を
一致検出回路３で検出して、一致信号を得る。切換信号
Ｓの端子が例えば“０゛のとき切換回路８は一致検出回
路３の検出出力をそのまま出力端子９から出力させ、入
力クロックの分周出力となっている。C action] When the counter 1 counts the clocks from the clock input terminal 4 and reaches the value set in the register 2 whose frequency division ratio can be variably set, the counter 1. A coincidence detection circuit 3 detects the status of each stage of the register 2 to obtain a coincidence signal. When the terminal of the switching signal S is, for example, "0", the switching circuit 8 outputs the detection output of the coincidence detection circuit 3 as it is from the output terminal 9, which is a frequency-divided output of the input clock.

切換信号Ｓの端子が“１”のとき、リセット制御回路１
１の出力が印加される。リセット制御回路の出力は切換
回路８を介して出力端子９から出力される。このときト
リガーパルスに対し遅延出力となっている。When the terminal of the switching signal S is “1”, the reset control circuit 1
An output of 1 is applied. The output of the reset control circuit is outputted from an output terminal 9 via a switching circuit 8. At this time, the output is delayed with respect to the trigger pulse.

［実施例］ 第１図において、リセット制御回路は更にフリップフロ
ップ７、ノア回路１０およびインバータ１２で構成され
る。レジスタ２に１０進数の７を設定したとき、各回路
は第２図に示すタイムチャートのように動作する。[Embodiment] In FIG. 1, the reset control circuit further includes a flip-flop 7, a NOR circuit 10, and an inverter 12. When the decimal number 7 is set in register 2, each circuit operates as shown in the time chart shown in FIG.

第２図Ａは切換信号Ｓの端子が“１″であり遅延回路と
して動作する場合を示す。即ちタイミングパルスＴＰが
ノア回路１０に印加されたとき、その立下りで力うント
１が初期設定され、以後の入力クロックを計数する。カ
ウンタ１の値は１０進数の零から記しであるからその「
６」となったとき一致検出回路３の一致信号が得られる
。このときフリップフロップ７はそのＤ端子が常に°“
１”であるから、Ｑ端子は一致信号の立上りに対応して
“１″となる。この出力は切換回路８を介して出力端子
９に得られる。したがってトリガパルスＴＰよりクロッ
クパルス６個分の時間が遅延時間となる。それ以後はＩ
・リガバルスＴＰが入力しないためフリップフロップ７
はリセットされず、一致検出回路３の出力は発生するが
、フリッフロップ７のＱ出力は変化しない。そして２個
目のトリがパルスＴＰが入力したときカウンタ１が初期
設定され、インバータ１２を介してクリア端子に入力さ
れてフリップフロップ７がリセットされる。FIG. 2A shows a case where the terminal of the switching signal S is "1" and the circuit operates as a delay circuit. That is, when the timing pulse TP is applied to the NOR circuit 10, the output clock 1 is initialized at the falling edge of the timing pulse TP, and the subsequent input clocks are counted. The value of counter 1 is written from zero in decimal notation, so "
6'', a coincidence signal from the coincidence detection circuit 3 is obtained. At this time, the D terminal of the flip-flop 7 is always °“
1", the Q terminal becomes "1" in response to the rising edge of the coincidence signal. This output is obtained at the output terminal 9 via the switching circuit 8. Therefore, the output from the trigger pulse TP is equal to 6 clock pulses. The time becomes the delay time.After that, I
・Flip-flop 7 because regavalus TP is not input
is not reset, and the output of the coincidence detection circuit 3 is generated, but the Q output of the flip-flop 7 does not change. When the second pulse TP is input, the counter 1 is initialized, and is input to the clear terminal via the inverter 12, so that the flip-flop 7 is reset.

出力のＱ端子はここで０”となる。The output Q terminal becomes 0'' here.

次に第２図Ｂは切換信号Ｓの端子が“０”であり分周回
路として動作する場合を示す。タイミングパルスＴＰが
“０”となった以後入力されるクロックを計数し、第２
図Ａと同様にその「６」となったとき一致信号が得られ
、この場合は直ぐ出力端子９の出力となる。一致信号は
カウンタ３を直ぐリセットするから、次のクロックを計
数して「６」となる毎に出力端子９に出力を得ることが
できる。なおレジスタ２の設定値をプログラムなどによ
り変化させれば、異なる動作が得られる。Next, FIG. 2B shows a case where the terminal of the switching signal S is "0" and the circuit operates as a frequency dividing circuit. The clocks input after the timing pulse TP becomes “0” are counted, and the second clock is counted.
As in FIG. A, a coincidence signal is obtained when the value becomes "6", and in this case, the signal is immediately output from the output terminal 9. Since the coincidence signal immediately resets the counter 3, an output can be obtained at the output terminal 9 every time the next clock count reaches "6". Note that different operations can be obtained by changing the set value of register 2 using a program or the like.

［発明の効果］ このようにして本発明によると、プログラマブルな遅延
・分周回路がカウンタ・レジスタを共用して構成できる
ため、回路規模が大きくならず、軽量化に好適である。[Effects of the Invention] As described above, according to the present invention, a programmable delay/frequency divider circuit can be configured by sharing a counter register, so that the circuit scale does not increase and is suitable for weight reduction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の構成を示す図、 第２図は本発明の実施例として第１図の回路に特定値を
設定した場合のタイムチャート、第３図・第４図は従来
の遅延回路・分周回路をそれぞれ示す図である。 １−カウンタ ２−　レジスタ ３・−一一致検出回路 ４−クロック入力端子 ７−フリップフロップ ９−出力端子 １０−ノア回路 １１−　リセット制御回路 １２−　インパークFig. 1 is a diagram showing the configuration of the present invention, Fig. 2 is a time chart when specific values are set in the circuit of Fig. 1 as an embodiment of the present invention, and Figs. 3 and 4 are conventional delay circuits. - It is a diagram showing each frequency dividing circuit. 1 - Counter 2 - Register 3 - Match detection circuit 4 - Clock input terminal 7 - Flip-flop 9 - Output terminal 10 - NOR circuit 11 - Reset control circuit 12 - Impark

Claims (1)

【特許請求の範囲】 クロックを計数するカウンタ（１）と、 分周比を設定可能なレジスタ（２）と、 前記両者の値の一致を検出する検出回路（３）と、該一
致検出回路（３）からの一致信号およびトリガーパルス
により該カウンタ（１）を初期設定するとともに、一致
信号によりセットされトリガーパルスによりリセットさ
れる信号を出力するリセット制御回路（１１）とを具備
し、 前記一致検出回路（３）の出力を分周回路出力として、
また前記リセット制御回路の出力を遅延回路の出力とし
て取り出すこと を特徴とするプログラマブル遅延・分周回路。[Claims] A counter (1) that counts clocks, a register (2) that can set a frequency division ratio, a detection circuit (3) that detects a match between the values of both, and a match detection circuit ( and a reset control circuit (11) that initializes the counter (1) with the coincidence signal and trigger pulse from 3) and outputs a signal that is set by the coincidence signal and reset by the trigger pulse, The output of circuit (3) is used as the frequency dividing circuit output,
Further, a programmable delay/frequency divider circuit characterized in that an output of the reset control circuit is taken out as an output of a delay circuit.