JPS62293750A - 配線板およびその製造方法 - Google Patents
配線板およびその製造方法Info
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- JPS62293750A JPS62293750A JP13625586A JP13625586A JPS62293750A JP S62293750 A JPS62293750 A JP S62293750A JP 13625586 A JP13625586 A JP 13625586A JP 13625586 A JP13625586 A JP 13625586A JP S62293750 A JPS62293750 A JP S62293750A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は配線接続信頼性が高い高密度、高機能電子デバ
イスを半導体装置の３次元的実装によって実現させるた
めの配線板およびその製造方法に関するものである。
イスを半導体装置の３次元的実装によって実現させるた
めの配線板およびその製造方法に関するものである。
［従来の技術］
従来、ＩＣチップなどの半導体装置チップを配線板に直
接立てて、これらの間を配線接続する構造においては特
開昭５５−１２１６７０号にみられるように、ＩＣチッ
プ端部に設けたハンダバンプあるいはＬ字接続金具によ
ってＩＣチップと配線板を電気接続していた。ハンダバ
ンプを用いた場合の従来例の断面図を第５図に示す。こ
こで１は配線板、２はＩＣチップ、３はＩＣチップ上の
ハンダバンプ、４は配線板上のハンダバンプであり、ハ
ンダパン、ブ３．４間Ｃ士電気的に接続されている。
接立てて、これらの間を配線接続する構造においては特
開昭５５−１２１６７０号にみられるように、ＩＣチッ
プ端部に設けたハンダバンプあるいはＬ字接続金具によ
ってＩＣチップと配線板を電気接続していた。ハンダバ
ンプを用いた場合の従来例の断面図を第５図に示す。こ
こで１は配線板、２はＩＣチップ、３はＩＣチップ上の
ハンダバンプ、４は配線板上のハンダバンプであり、ハ
ンダパン、ブ３．４間Ｃ士電気的に接続されている。
この場合電気接続部が、裸の半導体が露出しているＩＣ
チップ端部と非常に接近しているため、両者の間で短絡
が生じ易く、従って配線接続の信頚性が劣るという欠点
があった。
チップ端部と非常に接近しているため、両者の間で短絡
が生じ易く、従って配線接続の信頚性が劣るという欠点
があった。
［発明か解決しようとする問題点］
本発明は、これらの従来技術の欠点である半導体装置チ
ップ端部での短絡のしやすさ、即ち配線接続の低信頼性
を解決し、信頼性が高い半導体装置の３次元実装構造を
実現するための配線板を提供することを目的とする。
ップ端部での短絡のしやすさ、即ち配線接続の低信頼性
を解決し、信頼性が高い半導体装置の３次元実装構造を
実現するための配線板を提供することを目的とする。
［問題点を解決するための手段］
このような目的を達成するために、本発明の配線板は半
導体装置チップを立てて配線接続する配線板において、
前記半導体装置チップを挿入するための内面が絶縁性で
ある溝を有することを特徴とする。
導体装置チップを立てて配線接続する配線板において、
前記半導体装置チップを挿入するための内面が絶縁性で
ある溝を有することを特徴とする。
また、本発明の配線板の製造方法は半導体装置チップを
立てて配線接続する配線板の製法において、内面が絶縁
性の溝を表面に形成する工程を含むことを特徴とする。
立てて配線接続する配線板の製法において、内面が絶縁
性の溝を表面に形成する工程を含むことを特徴とする。
［作 用］
本発明においては半導体装置チップの３次元的な配線の
ために、配線板上に内面が絶縁体の溝を設けであるので
、半導体装置チップと配線板との電気接続部の周辺の絶
（３か確実に行えるために、接続部の信頼性を高めるこ
とができる。
ために、配線板上に内面が絶縁体の溝を設けであるので
、半導体装置チップと配線板との電気接続部の周辺の絶
（３か確実に行えるために、接続部の信頼性を高めるこ
とができる。
［実施例］
以下に図面を参照して本発明の実りλ例を説明する。本
発明はＩＣチップ、ＬＳＩチップなどの半導体装置チッ
プに適用できるが、以下ではＩＣチップを例として説明
する。
発明はＩＣチップ、ＬＳＩチップなどの半導体装置チッ
プに適用できるが、以下ではＩＣチップを例として説明
する。
第１図は、本発明の一実施例である配線板と、それに垂
直に接続したＩＣチップを示した断面図であり、１は配
線板、２はＩＣチップ、３はＩＣチップ上のハンダバン
ブ、４は配線板上のハンダバンブである。第１図のよう
に配線板ｌに表面が絶縁された溝１八を設け、これにＩ
Ｃチップ２を挿入することにより、ＩＣチップ上のハン
ダバンプ３と配線板上のハンダバンブ４との接合部と半
導体が露出したＩＣチップの端部とを、溝ＩＡの深さの
分だけ遠ざけることができるため、従来問題となってい
た接合部とＩＣチップ端部間の短絡を防止することがで
きる。
直に接続したＩＣチップを示した断面図であり、１は配
線板、２はＩＣチップ、３はＩＣチップ上のハンダバン
ブ、４は配線板上のハンダバンブである。第１図のよう
に配線板ｌに表面が絶縁された溝１八を設け、これにＩ
Ｃチップ２を挿入することにより、ＩＣチップ上のハン
ダバンプ３と配線板上のハンダバンブ４との接合部と半
導体が露出したＩＣチップの端部とを、溝ＩＡの深さの
分だけ遠ざけることができるため、従来問題となってい
た接合部とＩＣチップ端部間の短絡を防止することがで
きる。
第２図（八） 、 （Ｂ） 、 （ｃ）は第１図で示し
た配線板の製作工程を示した図であり、５は配線層、６
は第１の絶縁層、７は第２の絶縁層、８は導体埋込層で
ある。
た配線板の製作工程を示した図であり、５は配線層、６
は第１の絶縁層、７は第２の絶縁層、８は導体埋込層で
ある。
まず配線板１のベースとなる材料である絶縁体、あるい
は表面を絶縁化した半導体に配線層５を形成する。この
表面に第１の絶縁層６を形成する（第２図（Ａ））、
＆ｉいて、バンプを形成する部分１Ｂの第１の絶縁膜６
を除去し、さらに第２の絶縁膜をバンプを形成する部分
１Ｂと、ＩＣチップ２を起立させるための溝部ＩＡとな
る部分以外の部分に形成する（第２図（Ｂ））、 これ
には、様々な方法が可能であるが、厚い絶縁膜が目的の
部分に精度よく、かつ短時間で付着できる方法として、
感光性ポリイミド樹脂を用い、これを通常のレジストワ
ークと同様の工程で塗布、露光、現像することにより形
成する方法が最適である。次にバンプを形成する部分Ｉ
Ｂ！、：導体埋込層を形成し、この上にハンダバンブ（
４）を形成する（第２図（Ｃ））。このようにして、溝
部ＩＡとハンダバンブ４を形成し、ＩＣチップを第２の
絶縁層７で囲まれたｉ’Ｍ部分ＩＡに起立させることに
より、絶縁化されていないＩＣチップ端部と、配線板と
ＩＣチップ間の接合部が完全に分離可能な配線板を作成
できる。
は表面を絶縁化した半導体に配線層５を形成する。この
表面に第１の絶縁層６を形成する（第２図（Ａ））、
＆ｉいて、バンプを形成する部分１Ｂの第１の絶縁膜６
を除去し、さらに第２の絶縁膜をバンプを形成する部分
１Ｂと、ＩＣチップ２を起立させるための溝部ＩＡとな
る部分以外の部分に形成する（第２図（Ｂ））、 これ
には、様々な方法が可能であるが、厚い絶縁膜が目的の
部分に精度よく、かつ短時間で付着できる方法として、
感光性ポリイミド樹脂を用い、これを通常のレジストワ
ークと同様の工程で塗布、露光、現像することにより形
成する方法が最適である。次にバンプを形成する部分Ｉ
Ｂ！、：導体埋込層を形成し、この上にハンダバンブ（
４）を形成する（第２図（Ｃ））。このようにして、溝
部ＩＡとハンダバンブ４を形成し、ＩＣチップを第２の
絶縁層７で囲まれたｉ’Ｍ部分ＩＡに起立させることに
より、絶縁化されていないＩＣチップ端部と、配線板と
ＩＣチップ間の接合部が完全に分離可能な配線板を作成
できる。
第３図は、以上で述べた配線板にＩＣチップを積層して
整列させるための櫛状冶具９を用いてＩＣチップ２を整
列させ、接続するところを描いた図である。先ず、チッ
プの両端部を櫛状冶具９の溝部分ｌＯにはさみ、整列さ
せる。なお、櫛状冶具９ではさまない側のチク１０１１
６部は、図示しない平面板に押し付けることで揃えるこ
とか可能である。
整列させるための櫛状冶具９を用いてＩＣチップ２を整
列させ、接続するところを描いた図である。先ず、チッ
プの両端部を櫛状冶具９の溝部分ｌＯにはさみ、整列さ
せる。なお、櫛状冶具９ではさまない側のチク１０１１
６部は、図示しない平面板に押し付けることで揃えるこ
とか可能である。
次に、配線板１を両面からＩＣチップ２に近付け、ハン
ダバンブ３を有する側のＩＣデツプ端部を配線板１の溝
部１八に挿入して、加熱を行ない、配線板上のハンダバ
ンブ４とＩＣチップ上のハンダバンブ３とを融湯し接合
させる。
ダバンブ３を有する側のＩＣデツプ端部を配線板１の溝
部１八に挿入して、加熱を行ない、配線板上のハンダバ
ンブ４とＩＣチップ上のハンダバンブ３とを融湯し接合
させる。
バンプ間の位置合わせは、バタンがあらい場合はＩＣチ
ップの外寸と’ＬＲ部ＩＡとの機械的な合せて充分であ
る。しかし、パタンが細かい場合は、ハーフミラ−法を
用いるのがよい。
ップの外寸と’ＬＲ部ＩＡとの機械的な合せて充分であ
る。しかし、パタンが細かい場合は、ハーフミラ−法を
用いるのがよい。
第４図は、第３図の工程に続いて全体を封止し、完成さ
せたところを示す断面図であって、１１は配線板１上の
配線、１２は外部接続用端子、１３はモールド部である
。
せたところを示す断面図であって、１１は配線板１上の
配線、１２は外部接続用端子、１３はモールド部である
。
第３図の工程に続いて、先ず、櫛状冶具９をとり姦ずし
た後、外部接続用端子１２を一有する１枚の配線板の端
部を除いた全体、すなわち全ＩＣチップと配線板を含む
ような型にこれらを入れる。そして、通常のプラスチッ
クモールド工程で行なわれているように、加熱流動化し
たエポキシ樹脂等の高分子材料を型の中に流し込み、冷
却することによる射出成形工程を行なうことによって第
４図に示したような構造を得る。
た後、外部接続用端子１２を一有する１枚の配線板の端
部を除いた全体、すなわち全ＩＣチップと配線板を含む
ような型にこれらを入れる。そして、通常のプラスチッ
クモールド工程で行なわれているように、加熱流動化し
たエポキシ樹脂等の高分子材料を型の中に流し込み、冷
却することによる射出成形工程を行なうことによって第
４図に示したような構造を得る。
［発明の効果］
以上説明したように本発明によれば、配線板上に内面が
絶縁体の溝を形成し、これに半導体装置チップ端部を挿
入するような構成をとっているため、半導体装置チップ
と配線板の電気接続部；・（、非絶縁性の半導体装置チ
ップ端部と絶縁体の溝によって完全に分離できるため、
接続の信顆性が向上する。
絶縁体の溝を形成し、これに半導体装置チップ端部を挿
入するような構成をとっているため、半導体装置チップ
と配線板の電気接続部；・（、非絶縁性の半導体装置チ
ップ端部と絶縁体の溝によって完全に分離できるため、
接続の信顆性が向上する。
第１図は本発明の実施例の配線板とそれに垂直に接続し
たＩＣチップの断面図、 第２図（Ａ） 、 （Ｂ） 、 （Ｃ）はそれぞれ配線
板製作工程を説明する断面拡大図、 “ 第３図は櫛状治具を用いてＩＣチップを整列させ、配線
板に接続する工程を説明する斜視図、第４図は３次元的
実装構造の封止後の断面図、第５図は従来の配線板とそ
れに垂直に接続したＩＣチップの断面図である。 １・・・配線板、 ＩＡ・・・溝、 ２・・・Ｉ、 Ｃチップ、 ３・・・ＩＣチップ上ハンダバンブ、 ４・・・配線板上ハンダバンプ、 ５・・・配線層、 ６・・・第１の絶縁層、 ？・・・第２の絶縁層、 ８・・・導体埋込層、 ９・・・櫛状冶具、 ＩＩ・・・配線、 １２・・・外部接続用端子、 １３・・・モールド部。 第１図
たＩＣチップの断面図、 第２図（Ａ） 、 （Ｂ） 、 （Ｃ）はそれぞれ配線
板製作工程を説明する断面拡大図、 “ 第３図は櫛状治具を用いてＩＣチップを整列させ、配線
板に接続する工程を説明する斜視図、第４図は３次元的
実装構造の封止後の断面図、第５図は従来の配線板とそ
れに垂直に接続したＩＣチップの断面図である。 １・・・配線板、 ＩＡ・・・溝、 ２・・・Ｉ、 Ｃチップ、 ３・・・ＩＣチップ上ハンダバンブ、 ４・・・配線板上ハンダバンプ、 ５・・・配線層、 ６・・・第１の絶縁層、 ？・・・第２の絶縁層、 ８・・・導体埋込層、 ９・・・櫛状冶具、 ＩＩ・・・配線、 １２・・・外部接続用端子、 １３・・・モールド部。 第１図
Claims (1)
- 【特許請求の範囲】 １）半導体装置チップを立てて配線接続する配線板にお
いて、前記半導体装置チップを挿入するための内面が絶
縁性である溝を有することを特徴とする配線板。 ２）半導体装置チップを立てて配線接続する配線板の製
法において、内面が絶縁性の溝を表面に形成する工程を
含むことを特徴とする配線板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13625586A JPS62293750A (ja) | 1986-06-13 | 1986-06-13 | 配線板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13625586A JPS62293750A (ja) | 1986-06-13 | 1986-06-13 | 配線板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293750A true JPS62293750A (ja) | 1987-12-21 |
Family
ID=15170908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13625586A Pending JPS62293750A (ja) | 1986-06-13 | 1986-06-13 | 配線板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293750A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109350U (ja) * | 1990-02-22 | 1991-11-11 | ||
| JPH03109351U (ja) * | 1990-02-22 | 1991-11-11 | ||
| JPH04177869A (ja) * | 1990-11-13 | 1992-06-25 | Toshiba Corp | 半導体装置及び半導体ウェーハの実装方法 |
| WO2014118044A3 (de) * | 2013-01-31 | 2014-10-02 | Pac Tech - Packaging Technologies Gmbh | Halbleiterchipanordnung und verfahren zur deren herstellung |
-
1986
- 1986-06-13 JP JP13625586A patent/JPS62293750A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109350U (ja) * | 1990-02-22 | 1991-11-11 | ||
| JPH03109351U (ja) * | 1990-02-22 | 1991-11-11 | ||
| JPH04177869A (ja) * | 1990-11-13 | 1992-06-25 | Toshiba Corp | 半導体装置及び半導体ウェーハの実装方法 |
| US5424917A (en) * | 1990-11-13 | 1995-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for mounting semiconductor wafer |
| WO2014118044A3 (de) * | 2013-01-31 | 2014-10-02 | Pac Tech - Packaging Technologies Gmbh | Halbleiterchipanordnung und verfahren zur deren herstellung |
| CN104981900A (zh) * | 2013-01-31 | 2015-10-14 | 派克泰克封装技术有限公司 | 半导体芯片组件及制造其的方法 |
| US9685423B2 (en) | 2013-01-31 | 2017-06-20 | PAC Tech—Packaging Technologies GmbH | Semiconductor chip assembly and method for manufacturing the same |
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