JPH0415689A - Image display circuit - Google Patents

Abstract

PURPOSE:To eliminate the need for memory transfer for window processing and to display a sufficiently fine image plane without using any expensive processing processor by providing a superimposition memory in addition to a frame buffer memory and outputting display addresses to the memory from an address generating circuit. CONSTITUTION:The composite image plane superimposition memory 6b is connected to buses AB, DB, and CB which connect the image processing processor 2 and frame buffer 6a, and the address generating circuit 3 which outputs the addresses at image display timing is connected to the address bus AB. Namely, the addresses at the time of display operation are assigned separately to output the display addresses from the address generating circuit 3 to the superimposition memory 6 and data on plural image plane to the superimposed are outputted. The data are displayed on a CRT switched by a decoder 9 with a base image plane to form a composite image plane. Consequently, the image processing processor 2 performs sufficient display processing without any window processing at the time of plotting of a new image plane display and easily controls respective image planes.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば車載用ナビゲーシッンシステム等の
画像表示装置に、複数の画像データを合成して表示する
画像表示回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an image display circuit that synthesizes and displays a plurality of image data on an image display device such as an in-vehicle navigation system.

〔従来の技術〕[Conventional technology]

従来、例えば車載用ナビゲーションシステムの画像表示
回路は、第９図に示すように、ホス）ＣＰＵＩとシステ
ムバスＳＢを介して接続された画像処理プロセンサ２に
、フレームバスＦＢ（アドレスバスＡＢ、データバスＤ
Ｂ及びコントロールバスＣＢ）を介してフレームハ・ン
ファメモリ６ａが接続され、前記フレームバスＦＢのデ
ータバスＤＢには、パラレル／シリアル変換回路７ａが
接続されている。さらに、画像処理プロセンサ２とパラ
レル／シリアル変換回路７ａには制御タイミング生成回
路４が接続されている。Conventionally, for example, an image display circuit of an in-vehicle navigation system, as shown in FIG. 9, connects a frame bus FB (address bus AB, data bus D
A frame transfer memory 6a is connected via a frame bus FB and a control bus CB), and a parallel/serial conversion circuit 7a is connected to a data bus DB of the frame bus FB. Further, a control timing generation circuit 4 is connected to the image processing processor 2 and the parallel/serial conversion circuit 7a.

ホストＣＰＵＩが画像処理プロセッサ２を介し、フレー
ムバッファメモリ６ａに地図面面、その画面に使う操作
用アイコンや自軍位置を表示するロケーションカーソル
等のデータ書き込むと、画像処理プロセッサ２は、ＣＲ
Ｔの表示タイミングに合せてフレームバッファメモリ６
ａから、前記データを順次読み出し、この出力データは
、パラレル／シリアル変換回路７ａに読み込まれて制御
タイミング生成回路４のドツトクロックによってビデオ
信号として出力され、第８図（ａ）　４こ示すようにＣ
ＲＴ画面に表示される。When the host CPUI writes data such as a map screen, operation icons used on that screen, and a location cursor that displays the position of your own troops to the frame buffer memory 6a via the image processing processor 2, the image processing processor 2
frame buffer memory 6 according to the display timing of T.
The data is read out sequentially from a, and this output data is read into the parallel/serial conversion circuit 7a and outputted as a video signal by the dot clock of the control timing generation circuit 4, as shown in FIG. 8(a). C
It will be displayed on the RT screen.

ところで、上記ナビゲーションシステムでは、第８図０
））に示すように、地図データの書き込まれたメモリを
任意方向にスムーススクロールして自軍の移動に合せて
地図面面を移動させたり、詳細図を読み出して拡大表示
する。この時、画面上の操作用アイコンは、操作し易く
また、操作ミスを防ぐため、表示される地図の動きにか
かわらず、常に画面周囲の定位置に表示しており、同様
にロケーションカーソルも自軍位置の確認を容易にする
ため画面中央に表示する。By the way, in the above navigation system,
)), you can smoothly scroll the memory in which map data is written in any direction to move the map surface according to the movement of your own troops, or read detailed maps and display them in an enlarged manner. At this time, the operation icons on the screen are always displayed at fixed positions around the screen, regardless of the movement of the displayed map, in order to make them easy to operate and prevent operational errors. Display in the center of the screen to make it easier to confirm the location.

したがって、従来の画像表示回路では、地図等のベース
データと、アイコンやロケーション等の重ね合せデータ
とを、画面上で合成処理を行ない、前記の画面表示を行
なっている。Therefore, in the conventional image display circuit, base data such as a map and superimposed data such as icons and locations are synthesized on the screen to display the above-mentioned screen.

このため、この表示には、 ■　ビットプロツクトランスファ（以下ｂｉｔｂｌｔ）
ウィンド処理。Therefore, this display includes: ■ Bit block transfer (hereinafter referred to as bitblt).
Wind treatment.

■　ハードウェアウィンド処理。■ Hardware window processing.

■　上記の処理を複数の画像処理プロセッサによって分
割して行なう処理。■ Processing in which the above processing is divided and performed by multiple image processing processors.

等の方法が取られている。The following methods have been adopted.

上記のｂｉｔｂｌｔは、第７図（ａ）に示すように、グ
ラフィンクスメモリのピント境界に１いたビットマツプ
Ａ、Ｂ、Ｃから矩形領域を他のビットマツプ内（あるい
は同一ビットマツプ）に転送し、新しいビットマツプを
作り、出来上がったビットマツプを表示することでマル
チウィンドを表示する。The above bitblt transfers rectangular areas from bitmaps A, B, and C located at the focus boundary of graphics memory to another bitmap (or the same bitmap), and creates a new bitmap. Display a multi-window by creating a bitmap and displaying the completed bitmap.

また、ハードウェアマルチウィンド処理は、第７図（ロ
）に示すように、メモリ上に置かれた複数個で構成され
たウィンドディスクリブタの、次のリンクアドレスが書
き込まれたヘッダと、画像上に表示するメモリ上のビッ
トマツプ位置を指定する複数のタイルディスクリブタか
ら成るストリップディスクリブタを、表示画面１フレー
ムごとに画像処理プロセッサ内のディスクリブタポイン
タレジスタによって、そのアドレスを指定して、表示に
移る前の水平帰線中に読み出し、ビットマツプを画面上
に転送する。そして、このストリップの表示が終了する
と、ヘッダに従って次のストリップディスクリブタを読
み出し、同様の操作を繰り返しウィンドウを表示する。In addition, as shown in Figure 7 (b), the hardware multi-wind processing also uses the header in which the next link address of the wind disc libter, which is made up of multiple wind discs placed in memory, and the image Specify the bitmap position in memory to be displayed on the memory. Specify the address of a strip disc libter consisting of multiple tile disc libters using the disc libta pointer register in the image processing processor for each frame of the display screen, and move on to display. Read during the previous horizontal retrace and transfer the bitmap onto the screen. When the display of this strip is finished, the next strip disc libter is read out according to the header, and the same operation is repeated to display the window.

（発明が解決しようとする課題〕 しかしながら、前記ｂｉｔｂｉｔは、メモリ上の矩形領
域を１ワードずつ転送するため、例えば画面の書き替え
に時間がかかり、高速表示の要求されるナビゲーション
システムでは描画処理速度の速イ値段の高いプロセッサ
を用いなければならない。(Problems to be Solved by the Invention) However, since the bitbit transfers a rectangular area in memory one word at a time, it takes time to rewrite the screen, for example, and the drawing processing speed is low in navigation systems that require high-speed display. A fast and expensive processor must be used.

一方、ハードウェアウィンド処理では、ｂｉｔｂｌｔと
違ってデータ転送を−切しなくてすむので高速であるが
、水平帰線期間内に時分割処理により、その表示ライン
で発注するすべての表示アドレスの変化位置と先頭アド
レスを転送しなければならないため、ウィンドウの枚数
が制限される。したがって画面上で数ケ所のウィンドウ
表示の必要なナビゲーションシステムには、高価な高速
処理のできるプロセッサを使用しないと、求められる画
面表示を満足に行なえない。On the other hand, unlike bitblt, hardware window processing is faster because there is no need to cut off data transfer. The number of windows is limited because the position and start address must be transferred. Therefore, in a navigation system that requires the display of several windows on the screen, the required screen display cannot be achieved satisfactorily unless an expensive processor capable of high-speed processing is used.

また、複数の処理プロセッサによるマルチ処理では、メ
モリ構成や制御回路が従来と違って複雑となり、高価と
なって設置スペースも大きくなる。Furthermore, in multi-processing using a plurality of processors, the memory configuration and control circuitry become more complex than in the past, making them more expensive and requiring a larger installation space.

そこで、本発明では、高価な高速描画処理のできるプロ
センサを用いなくても、従来の画像表示回路に簡単なア
ドレス生成回路とメモリを付加することによって、ナビ
ゲーションシステムに十分な表示画面が得られるように
することを課題どする。Therefore, in the present invention, a sufficient display screen can be obtained for a navigation system by adding a simple address generation circuit and memory to a conventional image display circuit without using an expensive professional sensor capable of high-speed drawing processing. What is the challenge?

〔課題を解決するための手段〕[Means to solve the problem]

上記の課題を達成するため、この発明では従来の画像表
示回路の画像処理プロセッサとフレームハソファとを接
続するハスＡＢ、ＤＢ、ＣＢに合成画面用重ね合せメモ
リ６ｂを接続すると共に、前記ハスＡＢ、ＤＢ、ＣＢの
アドレスバスＡＢに面像表示タイミングに合せてアドレ
スを出力するアドレス生成回路３を接続し、 画像処理プロセッサ２がメモリ５ａ、６ｂ描画時、前記
画像処理プロセッサ２が重ね合せメモリ６ｂをアクセス
してデータを書き込み、一方画像表示時には、アドレス
生成回路３が重ね合せメモリ６ｂをアクセスしてデータ
を読み出し、このデータを合成画面の表示タイミングに
合せて前記フレームバッファメモリ６ａのベース画面と
切り換えてパラレル／シリアル変換回路から出力する構
成としたのである。In order to achieve the above object, the present invention connects the composite screen superimposition memory 6b to the lotuses AB, DB, and CB that connect the image processing processor of the conventional image display circuit and the frame rate sofa, and , DB, and CB are connected to an address generation circuit 3 that outputs an address in accordance with the plane image display timing. On the other hand, when displaying an image, the address generation circuit 3 accesses the superimposition memory 6b, reads out the data, and transfers this data to the base screen of the frame buffer memory 6a in accordance with the display timing of the composite screen. The configuration is such that the signal is switched and output from the parallel/serial conversion circuit.

また、上記重ね合せメモリ６ｂを複数設けた構成とする
こともできる。Further, it is also possible to adopt a configuration in which a plurality of the overlapping memories 6b are provided.

さらに上記重ね合せメモリ６ｂのデータバスＤＢにデコ
ーダ回路８を設け、このデコーダ回路８のデコード出力
により、上記合成画面表示タイミングを検出し、この検
出力によって前記ベース画面データと重ね合せ画面デー
タとの切り換えを行なう構成とすることもできる。Further, a decoder circuit 8 is provided on the data bus DB of the superimposition memory 6b, and the decoding output of the decoder circuit 8 detects the composite screen display timing. It is also possible to adopt a configuration in which switching is performed.

〔作用〕[Effect]

このように構成される画像表示回路では、メモリ描画時
は、画像表示プロセッサから重ね合せメモリに描画アド
レスを出力して、合成画面用重ね合せデータを書き込み
、一方画像表示時には、アドレス生成回路が、画面の表
示タイミングに合せて重ね合せ表示メモリに表示アドレ
スを出力し、前記データを読み出してパラレル／シリア
ル変換回路に出力し、フレームバッファメモリのベース
画面データと切り換えて出力する。In the image display circuit configured as described above, when drawing in memory, the image display processor outputs a drawing address to the superimposition memory and writes superimposition data for a composite screen, while when displaying an image, the address generation circuit A display address is output to the superimposed display memory in accordance with the display timing of the screen, the data is read out and output to the parallel/serial conversion circuit, and is switched with the base screen data of the frame buffer memory and output.

上記重ね合せメモリを複数設けた場合は、複数枚の重ね
合せ画面をＣＲＴ上に同時に合成表示できる。When a plurality of the above-mentioned superimposition memories are provided, a plurality of superimposed screens can be displayed simultaneously on a CRT.

デコーダ回路を設けた場合には、合成画面表示タイミン
グを任意の出力データより検出して切り換え信号を生成
する。When a decoder circuit is provided, a switching signal is generated by detecting the composite screen display timing from arbitrary output data.

〔実施例〕〔Example〕

以下、この実施例を第１図から第６図に基づいて説明す
る。This embodiment will be explained below based on FIGS. 1 to 6.

第１図（ａ）に示すように、この発明は、例えば車載用
ナビゲーションシステムのＣＲＴ用画像表示回路で、シ
ステムのホストｃｐｕ１にシステムバスを介して接続さ
れた画像処理プロセッサ２と、このプロセッサ２のアド
レスＡＢ、データバスＤＢ１コントロールバスＣＢ等の
各バスによって接続されたフレームバッファメモリ６ａ
、重ね合せメモリ６ｂ、各ゲートバスバッファ５ａ、６
ｂ、５Ｃ、アドレス生成回路３及びパラレル／シリアル
変換回路７ａ、７ｂと、各部に制御クロックを供給する
制御タイミング生成回路４と、パラレル／シリアル変換
回路７ｂに接続されたデコーダ回路８と、このデコーダ
回路８にコントロールされパラレル／シリアル変換回路
７ａ、７ｂの出力を選択出力するマルチプレクサ９とで
構成されている。As shown in FIG. 1(a), the present invention is an image display circuit for a CRT of an in-vehicle navigation system, for example, which includes an image processing processor 2 connected to a host CPU 1 of the system via a system bus; frame buffer memory 6a connected by each bus such as address AB, data bus DB1 and control bus CB.
, overlapping memory 6b, each gate bus buffer 5a, 6
b, 5C, address generation circuit 3, parallel/serial conversion circuits 7a, 7b, control timing generation circuit 4 that supplies control clocks to each part, decoder circuit 8 connected to parallel/serial conversion circuit 7b, and this decoder The multiplexer 9 is controlled by a circuit 8 and selectively outputs the outputs of the parallel/serial conversion circuits 7a and 7b.

画像処理プロセッサ２は、例えばＡ　ＣＲＴ　Ｃ（Ａｄ
ｖａｎｃｅｄ　ＣＲＴ　Ｃｏｎｔｒｏｌｌｅｒ）やＧ　
Ｄ　Ｃ（Ｇｒａｐｈｉｃ　Ｄｉｓｐｌａｙ　Ｃｏｎｔｒ
ｏｌｌｅｒ）等のラスクスキャン用のグラフィックスコ
ントロールＬＳＩで、ホストＣＰ［ＪｌとＣＲＴデイス
プレィとのインターフェースに必要なタイミング信号（
例えば、水平・垂直同期信号や表示タイミング信号）や
メモリの表示及び描画アドレス並びに、その際必要なコ
ントロール信号等を出力する。またホストＣＰＵＩから
のコマンドにより、例えば座標変換、アルゴリズムによ
る座標１夏や拡大：縮小表示等の描画演夏を行ない、シ
ステムバスから分離されたフレームバッファメモリ６ａ
及び重ね合せメモリ６ｂをアクセスしてデータの描画を
行なう。The image processing processor 2 is, for example, A CRT C (Ad
vanced CRT Controller) and G
D C (Graphic Display Control)
A graphics control LSI for rask scanning such as
For example, it outputs horizontal/vertical synchronization signals, display timing signals), memory display and drawing addresses, and control signals necessary at that time. In addition, commands from the host CPU perform, for example, coordinate conversion, coordinate conversion using algorithms, and drawing operations such as enlargement/reduction display, and frame buffer memory 6a separated from the system bus.
Then, the superimposition memory 6b is accessed to draw data.

フレームバッファメモリ６ａは、ＣＲＴ＠面上で表示中
の例えば、地図画面の画像データ及び次に表示すると思
われる隣接画面の画像データ等、表示用のベース画面が
格納されるＲＡＭメモリで、画素データはカラー表示の
ため、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色及び輝度（１）
用の各ビットを有する１ドツト、４ビツト／ビクセル構
成となっている。このメモリ６ａは、システムバス上の
ＣＤ−ＲＯＭ等のシステムメモリ（外部メモリ）のデー
タに基づいてホストＣＰＵＩより画像処理プロセッサ２
に与えられた描画コマンドに従い、前記画像処理プロセ
ッサ２のｉ画時、画像処理プロセッサ２から出力された
描画アドレスにデータが書き込まれ、表示時には、画像
処理プロセッサ２から出力される表示アドレスによって
読み出される。この時、前記プロセッサ２は、画面表示
の開始アドレスを変化させてメモリ６ａ上のデータを任
意に読み出すスムーススクロールを行なう。The frame buffer memory 6a is a RAM memory that stores base screens for display, such as image data of a map screen being displayed on a CRT@ screen and image data of an adjacent screen that is expected to be displayed next. is a color display, so red (R), green (G), blue (B) colors and brightness (1)
It has a 1-dot, 4-bit/pixel configuration with each bit for each pixel. This memory 6a is sent to the image processing processor 2 from the host CPU based on data in a system memory (external memory) such as a CD-ROM on the system bus.
According to the drawing command given to the image processing processor 2, data is written to the drawing address outputted from the image processing processor 2 when the image processing processor 2 performs an i image, and when it is displayed, data is read out according to the display address outputted from the image processing processor 2. . At this time, the processor 2 performs smooth scrolling to arbitrarily read data on the memory 6a by changing the start address of the screen display.

重ね合せメモリ６ｂは、第６図に示すように、画面表示
と対応したリニアなアドレス配置となっており、画面に
表示された地図上に重ね合せる操作用アイコンや自軍位
置を示すロケーションカーソル等のデータが、各色要素
ごとに表示位置のアドレスに格納される。このメモリ６
ｂは、第１図（ａ）に示すように、並列に複数個設けら
れて、アドレスバスＡＢにゲートバスバッファ５ａを介
して接続されており、画像処理プロセッサ２がメモリ６
ｂ［両持は、アドレスバスＡＢのゲートハスバッファ５
ａがアクティブとなり、データバスＤＢのゲートバスバ
ッファ６ｂを介してデータの書き替えを行なう、この時
、メモリ６ｂへのアクセスは、例えばアドレスの上位ビ
ットをアドレスデコーダによりデコードして行なう、一
方、表示時には、ゲートハスバッファ５ａがインアクテ
ィブとなり、ゲートハスバッファ５ｃがアクティブとな
って、画像処理プロセッサ２に代わってアドレス生成回
路３が出力するアドレスによってメモリ６ｂは一度にア
クセスされ、その際出力される複数のデータによって、
複数枚の重ね合せ画面をＣＲＴ上に同時に合成表示する
。また、この特番メモリ６ｂは、例えば第６図に示すよ
うに、５１２　Ｘ　２５６ドソトの画面メモリとして割
り付けられており、］画素４　ｂｉｔ出力にて、−度の
アクセスによってそれぞれ１６ビツトのカラーデータを
出力する。As shown in Fig. 6, the superimposition memory 6b has a linear address arrangement corresponding to the screen display, and contains operation icons superimposed on the map displayed on the screen, a location cursor indicating the position of your army, etc. Data is stored at the display position address for each color element. This memory 6
As shown in FIG. 1(a), a plurality of bus lines b are provided in parallel and connected to the address bus AB via the gate bus buffer 5a, and the image processing processor 2 is connected to the memory 6.
b [Both sides are gate hash buffer 5 of address bus AB.
a becomes active, and data is rewritten via the gate bus buffer 6b of the data bus DB. At this time, access to the memory 6b is performed by decoding the upper bits of the address with an address decoder, for example. Sometimes, the gate lotus buffer 5a becomes inactive and the gate lotus buffer 5c becomes active, and the memory 6b is accessed at once by the address output by the address generation circuit 3 instead of the image processing processor 2, and the memory 6b is output at that time. With multiple data,
To simultaneously display a plurality of superimposed screens on a CRT. In addition, this special number memory 6b is allocated as a screen memory of 512 x 256 dots, as shown in FIG. Output.

アドレス生成回路３は、例えば第３図に示すよに、水平
アドレスカウンタ２０と、垂直アドレスカウンタ２１０
２つのカウンタで構成され、水平アドレスカウンタ２０
は、クロック端子ＣＫ、へ画像処理プロセッサ２が出力
する例えば、フレームバッファメモリ６ａのアクセスタ
イミングと同じメモリサイクル出力と、出力表示タイミ
ング信号とのＡＮＤを取った信号が加えられ、またクリ
ア端子ＣＬ、へは、水平及び垂直同期信号が加えられて
おり、第５図に示すように、表示画面１ラインごとの水
平方向の掃引に合せてカウンタ２０は、インクリメント
された重ね合せメモリ６ｂの水平方向アドレスを出力し
、ｌラインの掃引または、１画面ごとの表示が終るごと
にクリアされる。The address generation circuit 3 includes, for example, a horizontal address counter 20 and a vertical address counter 210, as shown in FIG.
Consists of two counters, horizontal address counter 20
For example, a signal obtained by ANDing the memory cycle output, which is the same as the access timing of the frame buffer memory 6a, and the output display timing signal, output from the image processing processor 2, is added to the clock terminal CK, and the clear terminal CL, As shown in FIG. 5, the counter 20 increments the horizontal address of the superimposition memory 6b in accordance with the horizontal sweep of each line of the display screen. is output and cleared each time one line is swept or each screen is displayed.

一方、垂直アドレスカウンタ２１は、クロック端子ＣＫ
、へ、水平同期信号が加えられて、走査線（ラスタ）の
垂直方向への掃引ごとに、インクリメントされた重ね合
せメモリ６ｂの垂直方向アドレスを出力し、１画面ごと
の表示が終るごとにクリアされる。On the other hand, the vertical address counter 21 is connected to the clock terminal CK.
, to, a horizontal synchronizing signal is applied, and the incremented vertical address of the superimposition memory 6b is output every time the scanning line (raster) is swept in the vertical direction, and is cleared every time the display of one screen is completed. be done.

したがって、上記アドレス生成回路３は、第６図に示す
ように、表示時、重ね合せメモリ６ｂに表示画面に対応
したアドレスをくり返して出力して、重ね合せデータを
決められた画面表示位置に出力する。このため、例えば
画像処理プロセッサ２がスクロール表示のため、表示画
面のスタートアドレスを変更しても重ね合せデータの画
面表示値！は変らない。Therefore, as shown in FIG. 6, the address generation circuit 3 repeatedly outputs the address corresponding to the display screen to the superposition memory 6b during display, and outputs the superposition data to a determined screen display position. do. For this reason, for example, since the image processing processor 2 performs scroll display, even if the start address of the display screen is changed, the screen display value of the superimposed data remains unchanged. remains unchanged.

パラレル／シリアル変換回路７ａ、７ｂは通常シフトレ
ジスタで構成され、前記メモリ６ａ、６ｂから並列に読
み出されたデータをシリアルなドツトパターンのビデオ
信号に変換するもので、フレームバッファメモリ６ａは
、カラー表示に対応するため４個のシフトレジスタが接
続され、一方、重ね合せメモリ６ｂには前記と同様カラ
ー表示のため４個１組のシフトレジスタが重ね合せメモ
リ６ｂと同数の複数組接続されている。この時のシフト
レジスタの段数は表示１画素のドツト数によって決めら
れ、本実施例では４ｂｉｔとなっている。The parallel/serial conversion circuits 7a and 7b are usually constructed of shift registers and convert the data read out in parallel from the memories 6a and 6b into serial dot pattern video signals, and the frame buffer memory 6a is a color converter. Four shift registers are connected to support the display, and on the other hand, multiple sets of four shift registers are connected to the superimposition memory 6b, the same number as the superimposition memory 6b, for color display as described above. . The number of stages of the shift register at this time is determined by the number of dots in one display pixel, and is 4 bits in this embodiment.

また、シフトクロック（ドツトクロック）はＣＲＴの水
平偏向周波数及び垂直偏向周波数によって決定され、タ
イミング生成回路４によって供給される。このタイミン
グ生成回路４は画像処理プロセッサ２へ、システムクロ
ックも供給している。Further, the shift clock (dot clock) is determined by the horizontal deflection frequency and vertical deflection frequency of the CRT, and is supplied by the timing generation circuit 4. This timing generation circuit 4 also supplies a system clock to the image processing processor 2.

デコーダ回路８は、例えば第４図に示す、２人力ＥＸ−
ＮＯＲ等を用いた一致回路が考えられ、各ＥＸ−ＮＯＲ
回路の一方の入力端子ａは、重ね合せメモリ６ｂのパラ
レル／シリアル変換回路７ｂの各出力に接続され、他方
すは抵抗を介してプルアップされると共に、スイッチＳ
Ｗによって接地されるようになっている。このため、ス
イッチＳＷを同図のように０ＰＥＮにすると、この端子
はＨ゛　レベルとなり、一端ａに入力されるいずれかの
パラレル／シリアル変換回路７ｂから入力されるビデオ
信号が“Ｈ“　レベルの時、デコーダ回路８の出力は、
　Ｈ゛　レベルとなり、また逆に、スイッチＳＷをＣＬ
Ｏ３Ｅにすると、入力されるビデオ信号が°Ｌ゛の時、
デコーダ回路８出力がＨ゛　レベルとなってその画面表
示タイミングを出力する。The decoder circuit 8 is, for example, a two-man EX-
A matching circuit using NOR etc. can be considered, and each EX-NOR
One input terminal a of the circuit is connected to each output of the parallel/serial conversion circuit 7b of the superimposed memory 6b, and the other is pulled up via a resistor and connected to the switch S.
It is designed to be grounded by W. Therefore, when the switch SW is set to 0PEN as shown in the figure, this terminal becomes H level, and the video signal inputted from one of the parallel/serial conversion circuits 7b inputted to one terminal a goes to the "H" level. At this time, the output of the decoder circuit 8 is
It becomes H level, and conversely, the switch SW is CL.
When set to O3E, when the input video signal is °L,
The output of the decoder circuit 8 goes high and outputs the screen display timing.

このデコーダ回路８の出力信号は、マルチプレクサ９（
データセレクタともいう）のセレクト人力に接続されて
おり、このマルチプレクサ９はＡ入力に、パラレル／シ
リアル変換回路７ａによってビデオ（８号に変換された
フレームバッファメモＩＪ　６　ａのベース画面出力が
入力され、またＢ入力には、パラレル／シリアル変換回
路７ｂによってビデオ信号に変換された重ね合せメモリ
６ｂの重ね合せ画面出力が入力されている。このため、
前記セレクト入力の”Ｌ′または°Ｈ゛入力により、入
力Ａ、Ｂが選択出力され、例えばデコーダ回路８により
、重ね合せ画面のビデオ信号が検出されると、セレクト
入力には゛Ｈルベルが出力されて、マルチプレクサ９は
、重ね合せ画面のビデオ信号を選択出力する。また、逆
にデコーダ回路８が重ね合せ画面のビデオ信号を検出し
ないと、セレクト人力はＬ°となり、マルチプレクサ９
は、ベース画面を出力する。The output signal of this decoder circuit 8 is sent to a multiplexer 9 (
This multiplexer 9 receives the base screen output of the frame buffer memo IJ 6a, which has been converted into video (No. 8) by the parallel/serial conversion circuit 7a, into the A input of the multiplexer 9. , In addition, the superimposed screen output of the superimposed memory 6b, which has been converted into a video signal by the parallel/serial conversion circuit 7b, is input to the B input.
Inputs A and B are selectively output by the "L" or °H input of the select input, and when the video signal of the superimposed screen is detected by the decoder circuit 8, for example, the "H level" is output to the select input. Then, the multiplexer 9 selectively outputs the video signal of the superimposed screen.On the other hand, if the decoder circuit 8 does not detect the video signal of the superimposed screen, the selection power becomes L°, and the multiplexer 9 selects and outputs the video signal of the superimposed screen.
outputs the base screen.

このようにデコーダ回路８はパラレル／シリアル変換口
１７ｂから出力されるビデオ信号の有無、極性によって
出力信号を検出して出力するので、画像処理プロセッサ
２は、重ね合せメモリ６ｂの任意の位置にデータを書き
込むだけで画面の切り換えが行なわれ、合成画面が表示
される。In this way, the decoder circuit 8 detects and outputs the output signal depending on the presence or absence and polarity of the video signal output from the parallel/serial conversion port 17b, so the image processing processor 2 stores the data at any position in the superimposition memory 6b. Just by writing , the screen will be switched and the composite screen will be displayed.

この実施例は、以上のように構成されており、その動作
を第２図のフローチャートに基づいて説明する。This embodiment is constructed as described above, and its operation will be explained based on the flowchart shown in FIG.

いま、ホストＣＰｔＪ１がレジスタアクセスコマンドを
発行し、画像処理プロセッサ２の内部レジスタに各パラ
メータを書き込んだ後（処理１０１以下「処理」を略す
）、表示コマンドが発行されると（１０２）、画像表示
回路はＣＲＴへのデータの表示すイクル（１０３）　と
、フレームバッファメモリ６ａ及び重ね合せメモリ６ｂ
へのデータの描画サイクル（１０４）をくり返し行なう
。Now, after the host CPtJ1 issues a register access command and writes each parameter to the internal register of the image processing processor 2 (process 101, "process" is omitted below), a display command is issued (102), and the image is displayed. The circuit includes a cycle (103) for displaying data on a CRT, a frame buffer memory 6a, and a superposition memory 6b.
The data drawing cycle (104) is repeated.

画像表示回路が表示すイクル（１０３）に入ると、まず
水平同期信号によってアドレス生成回路３の水平アドレ
ス及び垂直アドレスカウンタのりセットが行なわれて（
１１０〜１１３）、画像処理プロセッサ２から表示アド
レスが出力され（１１４）　、この表示アドレスによっ
てフレームバッファメモリ６ａがアクセスされてベース
画面データが出力され（１２０）、このデータはシフト
レジスタ７ａに取り込まれて（１２１）　、パラレル／
ソリアル変換が行なわれ（１２２）ビデオ信号が出力さ
れる。When the image display circuit enters the display cycle (103), first, the horizontal address and vertical address counters of the address generation circuit 3 are set by the horizontal synchronization signal (
110 to 113), a display address is output from the image processing processor 2 (114), the frame buffer memory 6a is accessed by this display address and base screen data is output (120), and this data is taken into the shift register 7a. Te(121), parallel/
Sorial conversion is performed (122) and a video signal is output.

このベース画面表示動作と並行して表示アドレスと共に
出力されるビデオタイミング信号により、水平アドレス
カウンタ２０及び垂直アドレスカウンタ２１はインクリ
メントされ（１１５）　、アクティブとなっているゲー
トバスバッファ５Ｃを介しく１１６）、前記カウンタア
ドレス出力が重ね合せメモリ６ｂへ出力されて、重ね合
せデータが出力され（ＬＩＴ）、シフトレジスタ？ｂに
取り込まれて（１１８）、パラレル／シリアル変換が行
なわれ（１１９ン、と゛デオ信号が出力される。この出
力は、デコーダ回路８でデコードされて検出されており
、もし、この出力に重ね合せデータが検出されると、デ
コーダ回路８の出力は“Ｈ′となって、マルチプレクサ
９を切り換えて（１２３）　、ＣＲＴへ重ね合せデータ
を出力する（１２４）。In parallel with this base screen display operation, the horizontal address counter 20 and the vertical address counter 21 are incremented (115) by the video timing signal output together with the display address, and the increment is made via the active gate bus buffer 5C (116). , the counter address output is output to the superposition memory 6b, superposition data is output (LIT), and the shift register ? b (118), parallel/serial conversion is performed (119), and a video signal is output. This output is decoded and detected by the decoder circuit 8, and if When the combined data is detected, the output of the decoder circuit 8 becomes "H'", the multiplexer 9 is switched (123), and the combined data is output to the CRT (124).

一方、前記出力にデータが含まれず、検出されないと、
デコーダ回路８の出力は“Ｌ゛となって、マルチプレク
サ９からベース画面データがＣＲＴへ出力され（１２４
）　、上記の動作をくり返し、表示すイクルが終了する
まで（１２５）表示出力をＣＲＴへ出力する。On the other hand, if the output contains no data and is not detected,
The output of the decoder circuit 8 becomes "L", and the base screen data is output from the multiplexer 9 to the CRT (124
), the above operations are repeated until the display cycle is completed (125), and the display output is output to the CRT.

この表示すイクルが終了すると（１２５）　、画像処理
プロセッサ２は、描画サイクルへ移行しく１２６）、描
画アドレスを出力して（１２７）　、データを各メモリ
へ書き込む。もし、この時、フレームバッファメモリ６
ａをアクセスするのであれば（１２８）　、アドレスバ
スＡＢのゲートバスバッファ５ａ及びデータバスＤＢの
ゲートバスバッファ６ｂは、インアクティブとなり、重
ね合せメモリ６ｂをアドレス及びデータバスＡＢ、ＤＢ
から切り離してフレームバッファメモリ６ａをアクセス
しく１３３）　、データを書き込む。一方重ね合せメモ
リ６ｂをアクセスするのであれば（１２Ｂ）　、アドレ
スバスＡＢのゲートバスバッファ５ａはアクティブに、
またアドレス生成回路３に継ったゲートバスバッファ５
Ｃはインアクティブとなって、アドレスバスＡＢの衝突
（コンフリクト）を防止する。この時、データバスＤＢ
のゲートバスバッファ６ｂはアクティブとなって（１２
９）　、重ね合せメモリ６ｂは、画像処理プロセッサ２
と直接ハスＡＢ、ＤＢで接続されて（１３０）、データ
の書き込みが行なわれ（１３１）、この書き込みが終了
すると、前述のゲートバスバッファ５ａ、５ｃはインア
クティブとなる（１３２）。When this display cycle ends (125), the image processor 2 shifts to a drawing cycle (126), outputs a drawing address (127), and writes the data to each memory. If at this time, frame buffer memory 6
a (128), the gate bus buffer 5a of the address bus AB and the gate bus buffer 6b of the data bus DB become inactive, and the superimposed memory 6b is connected to the address and data buses AB, DB.
133) to access the frame buffer memory 6a and write data. On the other hand, if the superimposed memory 6b is accessed (12B), the gate bus buffer 5a of the address bus AB becomes active.
Also, the gate bus buffer 5 connected to the address generation circuit 3
C becomes inactive to prevent a conflict on the address bus AB. At this time, data bus DB
The gate bus buffer 6b becomes active (12
9) The superposition memory 6b is connected to the image processing processor 2
are directly connected with hashes AB and DB (130), data is written (131), and when this writing is completed, the aforementioned gate bus buffers 5a and 5c become inactive (132).

上記の動作をくり返し、描画サイクル終了までメモリ６
ａ、６ｂへの描画を行なう。Repeat the above operation until the drawing cycle ends.
Drawing is performed on a and 6b.

このように、上記画像表示回路は、フレームバッファメ
モリ６ａと複数の重ね合せメモリ６ｂとを別々に設け、
表示の際、アドレスの割付を別にすることによって、ア
ドレス生成回路３がら表示アドレスが前記重ね合せメモ
リ６ｂに出力され、複数枚の重ね合せ画面のデータが出
力される。このデータは、デコーダ９によって、ＣＲＴ
に、ヘス画面と切り換えて表示され、合成画面が形成さ
れる。このため、画像処理プロセッサ２は、例えばスク
ロール等により次々と新しい画面表示を行なわなければ
ならない描画時に、従来のウィンドウ処理を行なわなく
てもよく、十分な表示処理が行なえ、また各画面の管理
も容易となる。In this way, the image display circuit separately provides the frame buffer memory 6a and a plurality of overlapping memories 6b,
At the time of display, by assigning addresses differently, the display address is outputted from the address generation circuit 3 to the superimposition memory 6b, and data of a plurality of superimposed screens is output. This data is transferred to the CRT by the decoder 9.
Then, the Hess screen is switched and displayed to form a composite screen. Therefore, the image processor 2 does not need to perform conventional window processing when drawing, for example, when new screens must be displayed one after another by scrolling, etc., and can perform sufficient display processing and manage each screen. It becomes easier.

なお、近年のＬＳＩ技術の進歩に伴い、前記のアドレス
生成回路３、タイミング生成回路４、ハンファ回路５ａ
、６ｂ、５Ｃ等を１つのカスタムＬＳＩ（ゲートアレイ
）化し安価に、また比較的容品に作成できるようにして
、小型化、低コスト化を実現することができる。In addition, with the recent progress in LSI technology, the address generation circuit 3, the timing generation circuit 4, and the Hanwha circuit 5a are
, 6b, 5C, etc., into one custom LSI (gate array), which can be manufactured at low cost and in a relatively compact size, thereby realizing miniaturization and cost reduction.

さらに、上記画像表示回路は、第１囲い）のように、メ
モリ５ａ、６ｂのデータバスにマルチプレクサ９を接続
し、その出力にパラレル／シリアル変換回路７ａを設け
た構成でもよい。Further, the image display circuit may have a configuration in which a multiplexer 9 is connected to the data buses of the memories 5a and 6b, and a parallel/serial conversion circuit 7a is provided at the output thereof, as in the first box).

〔効果〕〔effect〕

本発明は、以上のように構成してフレームバッファメモ
リとは別に重ね合せメモリを設け、この重ね合せメモリ
にアドレス性成回路より、表示アドレスを出力するよう
にしたので、ウィンドウ処理のためのメモリ転送も必要
なく、また、高価な処理１０セツサを用いなくても、画
面表示のウィンドウ枚数の制限なく、画像処理プロセッ
サの描画時間も十分確保できるため、十分細密な画面表
示を行なうことができる。The present invention is configured as described above, and a superimposed memory is provided separately from the frame buffer memory, and a display address is outputted to this superimposed memory from an addressability generating circuit, so that a memory for window processing is provided. There is no need for transfer, there is no need to use an expensive processor, there is no limit to the number of windows displayed on the screen, and sufficient drawing time for the image processing processor can be ensured, allowing for sufficiently detailed screen display.

さらに、複数の重ね合せメモリによって、複数枚の重ね
合せ画面をＣＲＴ上に同時に合成したカラー画面を表示
できる。Furthermore, by using a plurality of overlapping memories, a color screen that is a composite of a plurality of overlapping screens can be displayed simultaneously on a CRT.

また、デコーダ回路を設けたことにより、へ−ス画面と
重ね合せ画面との切り換えを画像処理プロセッサが重ね
合せメモリへ書き込むだけでできるので、確実に高速な
描画処理ができる。Furthermore, by providing the decoder circuit, switching between the base screen and the superimposed screen can be performed simply by the image processing processor writing to the superimposition memory, thereby ensuring high-speed drawing processing.

【図面の簡単な説明】[Brief explanation of drawings]

第１図乃至第６図は、この発明に係る画像表示回路の実
施例を示し、第１図はブロック図、第２図は動作フロー
チャート、第３図は実施例の一部ブロック、第４図は一
部回路図、第５図、第６図は作用図、第７図は従来例の
作用図、第８図は表示例、第９図は従来例のブロック図
である。 ２・・・・・・画像処理プロセノザ、 ３・・・・・・アドレス生成回路、 ４・・・・・・タイミング生成回路、 ５ａ・・・・・・フレームハンファメモリ、６ｂ・・・
・・・重ね合せメモリ、 ７ａ、７ｂ・・・・・・パラレル／シリアル変換回路、
８・・・・・・デコーダ回路、 ＡＢ・・・・・・アドレスバス、 ＤＢ・・・・・・データバス。 特許出願人　住友電気工業株式会社 同1 to 6 show an embodiment of an image display circuit according to the present invention, in which FIG. 1 is a block diagram, FIG. 2 is an operation flowchart, FIG. 3 is a partial block diagram of the embodiment, and FIG. 4 is a block diagram of an image display circuit according to the present invention. 5 and 6 are operational diagrams, FIG. 7 is an operational diagram of a conventional example, FIG. 8 is a display example, and FIG. 9 is a block diagram of a conventional example. 2... Image processing processor, 3... Address generation circuit, 4... Timing generation circuit, 5a... Frame Hanwha memory, 6b...
...Overlapping memory, 7a, 7b...Parallel/serial conversion circuit,
8...Decoder circuit, AB...Address bus, DB...Data bus. Patent applicant: Sumitomo Electric Industries, Ltd.

Claims (3)

【特許請求の範囲】[Claims] （１）画像処理プロセッサ２にバスＡＢ、ＤＢ、ＣＢを
介してフレームバッファメモリ６ａを接続し、そのバス
ＡＢ、ＤＢ、ＣＢのデータバスＤＢにパラレル／シリア
ル変換回路７ａを接続すると共に、制御タイミング生成
回路４を前記画像処理プロセッサ２及びパラレル／シリ
アル変換回路７ａに接続した画像表示回路において、 前記バスＡＢ、ＤＢ、ＣＢに合成画面用重ね合せメモリ
６ｂを接続すると共に、前記バスＡＢ、ＤＢ、ＣＢのア
ドレスバスＡＢに画像表示タイミングに合せてアドレス
を出力するアドレス生成回路３を接続し、 画像処理プロセッサ２がメモリ６ａ、６ｂ描画時、前記
画像処理プロセッサ２が重ね合せメモリ６ｂをアクセス
してデータを書き込み、一方画像表示時には、アドレス
生成回路３が重ね合せメモリ６ｂをアクセスしてデータ
を読み出し、このデータを合成画面の表示タイミングに
合せて、前記フレームバッファメモリ６ａのベース画面
と切り換えて、パラレル／シリアル変換回路７ａ、７ｂ
から出力することを特徴とする画像表示回路。(1) The frame buffer memory 6a is connected to the image processing processor 2 via buses AB, DB, and CB, and the parallel/serial conversion circuit 7a is connected to the data bus DB of the buses AB, DB, and CB, and the control timing In the image display circuit in which the generation circuit 4 is connected to the image processing processor 2 and the parallel/serial conversion circuit 7a, a composite screen overlay memory 6b is connected to the buses AB, DB, CB, and the buses AB, DB, CB are connected to each other. An address generation circuit 3 that outputs an address in accordance with the image display timing is connected to the address bus AB of the CB, and when the image processing processor 2 draws images to the memories 6a and 6b, the image processing processor 2 accesses the superimposition memory 6b. While writing data, when displaying an image, the address generation circuit 3 accesses the superimposition memory 6b to read the data, and switches this data with the base screen of the frame buffer memory 6a in accordance with the display timing of the composite screen, Parallel/serial conversion circuits 7a, 7b
An image display circuit characterized by outputting from. （２）上記重ね合せメモリ６ｂを複数設けたことを特徴
とする請求項（１）記載の画像表示回路。(2) The image display circuit according to claim (1), characterized in that a plurality of the overlay memories 6b are provided. （３）上記重ね合せメモリ６ｂのデータバスＤＢにデコ
ーダ回路８を設け、このデコーダ回路８のデコード出力
により、上記合成画面表示タイミングを検出し、この検
出出力によって、前記ベース画面データと重ね合せ画面
データとの切り換えを行なうことを特徴とする請求項（
１）または（２）記載の画像表示回路。(3) A decoder circuit 8 is provided on the data bus DB of the superimposition memory 6b, and the decoding output of the decoder circuit 8 detects the above composite screen display timing, and this detection output allows the superimposition screen to be combined with the base screen data. A claim characterized in that switching with data (
The image display circuit described in 1) or (2).