JP2700876B2 - 並列乗算器 - Google Patents
並列乗算器Info
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【０００１】
【発明の属する技術分野】本発明は並列乗算器に係り、
特に、いろいろな種類の入力割り回路を順次連結し加算
を行なって、回路の構成が簡単かつ配線連結が容易で、
演算時間を減らし得る並列乗算器に関するものである。
特に、いろいろな種類の入力割り回路を順次連結し加算
を行なって、回路の構成が簡単かつ配線連結が容易で、
演算時間を減らし得る並列乗算器に関するものである。
【０００２】
【従来の技術】一般に、２進ビット（ｂｉｔ）で表わす
被乗数と乗数との乗算において、まず、乗数の各ビット
に対し被乗数との部分積を行ない、それら部分積を左側
に１つのビットずつシフト（ｓｈｉｆｔ）して、それら
シフトされた部分積を加算する。このため、乗算の速度
は加算の速度により大きく影響を受け、このような部分
積による処理過程について２進数１０１０2 （１０10）
と１１１０2 （１４10）との乗算の例を挙げて説明す
る。
被乗数と乗数との乗算において、まず、乗数の各ビット
に対し被乗数との部分積を行ない、それら部分積を左側
に１つのビットずつシフト（ｓｈｉｆｔ）して、それら
シフトされた部分積を加算する。このため、乗算の速度
は加算の速度により大きく影響を受け、このような部分
積による処理過程について２進数１０１０2 （１０10）
と１１１０2 （１４10）との乗算の例を挙げて説明す
る。
【０００３】
【数１】
【０００４】前記のような演算を行なう乗算器は、部分
積を加算する方法により並列乗算器と直列乗算器とに区
別され、該直列乗算器は、乗算の各々の桁（２0 ，
２1 ，…，２n ）に対する部分積を、ｎビットの容量を
有する１つの加算演算装置と部分和を貯蔵するレジスタ
とを備え、各部分積に対し順次加算を行なう。
積を加算する方法により並列乗算器と直列乗算器とに区
別され、該直列乗算器は、乗算の各々の桁（２0 ，
２1 ，…，２n ）に対する部分積を、ｎビットの容量を
有する１つの加算演算装置と部分和を貯蔵するレジスタ
とを備え、各部分積に対し順次加算を行なう。
【０００５】しかし、このような直列乗算器に係る回路
は比較的単純であるが、各演算の段階ごとにクロックパ
ルス（ｃｌｏｃｋ ｐｕｌｓｅ）を必要とし、順次行な
われる演算による時間の消耗が大きいため、高速処理を
要する演算装置としては使われない。
は比較的単純であるが、各演算の段階ごとにクロックパ
ルス（ｃｌｏｃｋ ｐｕｌｓｅ）を必要とし、順次行な
われる演算による時間の消耗が大きいため、高速処理を
要する演算装置としては使われない。
【０００６】一方、前記並列乗算器は、乗数の各々の桁
（２1 ，…，２n ）に対する部分積を、複数個のｎビッ
トの容量を有する加算演算装置を用いて並列の乗算演算
を行なうため、演算速度が速く高速処理装置に主に使わ
れる。
（２1 ，…，２n ）に対する部分積を、複数個のｎビッ
トの容量を有する加算演算装置を用いて並列の乗算演算
を行なうため、演算速度が速く高速処理装置に主に使わ
れる。
【０００７】従来の並列乗算器においては、図１１に示
したように、被乗数（Ｘ０〜Ｘ３）および乗数（Ｙ０〜
Ｙ３）がそれぞれ４ビットである場合、ビットＹ０と該
当の各ビットＸ０〜Ｘ３とをＡＮＤ演算するＡＮＤゲー
ト（ＡＤ１〜ＡＤ４）と、ビットＹ１と該当の各ビット
Ｘ０〜Ｘ３とをＡＮＤ演算するＡＮＤゲート（ＡＤ５〜
ＡＤ８）と、２つのＡＮＤゲートＡＤ２，ＡＤ５の出力
ビットを加算する半加算器１と、該半加算器１から出力
したキャリ（ｃａｒｒｙ）ビットＣｏと２つのＡＮＤゲ
ートＡＤ３，ＡＤ６の出力ビットとを加算する全加算器
２と、該全加算器２から出力したキャリビットＣｏと２
つのＡＮＤゲートＡＤ４，ＡＤ７の出力ビットとを加算
する全加算器３と、該全加算器３から出力したキャリビ
ットＣｏとＡＮＤゲートＡＤ８の出力ビットとを加算す
る半加算器４と、ビットＹ２と該当の各ビット（Ｘ０〜
Ｘ３）とをＡＮＤ演算するＡＮＤゲート（ＡＤ９〜ＡＤ
１２）と、前記全加算器２から出力した合算（ｓｕｍ）
ビットＳおよびＡＮＤゲートＡＤ９の出力ビットとを加
算する半加算器５と、該半加算器５から出力したキャリ
ビットＣｏと前記全加算器３から出力した合算ＳとＡＮ
ＤゲートＡＤ１０の出力ビットとを加算する全加算器６
と、該全加算器６から出力したキャリビットＣｏと前記
半加算器４から出力した合算ビットＳとＡＮＤゲートＡ
Ｄ１１の出力ビットとを加算する全加算器７と、前記半
加算器４から出力したキャリビットＣｏと前記半加算器
４から出力したキャリビットＣｏとＡＮＤゲートＡＤ１
２の出力ビットとを加算する全加算器８と、ビットＹ３
と該当の各ビットＸ０〜Ｘ３とをＡＮＤ演算するＡＮＤ
ゲートＡＤ１３〜ＡＤ１６と、前記全加算器６から出力
した合算ビットＳとＡＮＤゲートＡＤ１３の出力ビット
とを加算する半加算器９と、該半加算器９から出力した
キャリビットＣｏと前記全加算器７から出力した合算ビ
ットＳとＡＮＤゲートＡＤ１４の出力ビットとを加算す
る全加算器１０と、該全加算器１０から出力したキャリ
ビットＣｏと前記全加算器８から出力した合算ビットＳ
とＡＮＤゲートＡＤ１５の出力ビットとを加算する全加
算器１１と、該全加算器１１から出力したキャリビット
Ｃｏと前記全加算器８から出力したキャリビットＣｏと
ＡＮＤゲートＡＤ１６の出力ビットとを加算する全加算
器１２と、から構成される。
したように、被乗数（Ｘ０〜Ｘ３）および乗数（Ｙ０〜
Ｙ３）がそれぞれ４ビットである場合、ビットＹ０と該
当の各ビットＸ０〜Ｘ３とをＡＮＤ演算するＡＮＤゲー
ト（ＡＤ１〜ＡＤ４）と、ビットＹ１と該当の各ビット
Ｘ０〜Ｘ３とをＡＮＤ演算するＡＮＤゲート（ＡＤ５〜
ＡＤ８）と、２つのＡＮＤゲートＡＤ２，ＡＤ５の出力
ビットを加算する半加算器１と、該半加算器１から出力
したキャリ（ｃａｒｒｙ）ビットＣｏと２つのＡＮＤゲ
ートＡＤ３，ＡＤ６の出力ビットとを加算する全加算器
２と、該全加算器２から出力したキャリビットＣｏと２
つのＡＮＤゲートＡＤ４，ＡＤ７の出力ビットとを加算
する全加算器３と、該全加算器３から出力したキャリビ
ットＣｏとＡＮＤゲートＡＤ８の出力ビットとを加算す
る半加算器４と、ビットＹ２と該当の各ビット（Ｘ０〜
Ｘ３）とをＡＮＤ演算するＡＮＤゲート（ＡＤ９〜ＡＤ
１２）と、前記全加算器２から出力した合算（ｓｕｍ）
ビットＳおよびＡＮＤゲートＡＤ９の出力ビットとを加
算する半加算器５と、該半加算器５から出力したキャリ
ビットＣｏと前記全加算器３から出力した合算ＳとＡＮ
ＤゲートＡＤ１０の出力ビットとを加算する全加算器６
と、該全加算器６から出力したキャリビットＣｏと前記
半加算器４から出力した合算ビットＳとＡＮＤゲートＡ
Ｄ１１の出力ビットとを加算する全加算器７と、前記半
加算器４から出力したキャリビットＣｏと前記半加算器
４から出力したキャリビットＣｏとＡＮＤゲートＡＤ１
２の出力ビットとを加算する全加算器８と、ビットＹ３
と該当の各ビットＸ０〜Ｘ３とをＡＮＤ演算するＡＮＤ
ゲートＡＤ１３〜ＡＤ１６と、前記全加算器６から出力
した合算ビットＳとＡＮＤゲートＡＤ１３の出力ビット
とを加算する半加算器９と、該半加算器９から出力した
キャリビットＣｏと前記全加算器７から出力した合算ビ
ットＳとＡＮＤゲートＡＤ１４の出力ビットとを加算す
る全加算器１０と、該全加算器１０から出力したキャリ
ビットＣｏと前記全加算器８から出力した合算ビットＳ
とＡＮＤゲートＡＤ１５の出力ビットとを加算する全加
算器１１と、該全加算器１１から出力したキャリビット
Ｃｏと前記全加算器８から出力したキャリビットＣｏと
ＡＮＤゲートＡＤ１６の出力ビットとを加算する全加算
器１２と、から構成される。
【０００８】そして、前記半加算器１，４，５，９にお
いては、図１２（Ａ）に示したように、２つの入力ビッ
トＡ，ＢをＡＮＤ演算しキャリビットを出力するＡＮＤ
ゲートＡＤ１７と、前記入力ビットＡ，Ｂを排他的論理
和（ｅｘｃｌｕｓｉｖｅ ＯＲ）演算し合算ビットを出
力する排他的論理和ゲート（ＸＯＲ１）とからそれぞれ
構成される。
いては、図１２（Ａ）に示したように、２つの入力ビッ
トＡ，ＢをＡＮＤ演算しキャリビットを出力するＡＮＤ
ゲートＡＤ１７と、前記入力ビットＡ，Ｂを排他的論理
和（ｅｘｃｌｕｓｉｖｅ ＯＲ）演算し合算ビットを出
力する排他的論理和ゲート（ＸＯＲ１）とからそれぞれ
構成される。
【０００９】また、前記全加算器２，３，６，７，８，
１０，１１，１２においては、図１２（Ｂ）に示したよ
うに、２つの入力ビットＡ′，Ｂ′を加算する半加算器
２０と、該半加算器２０から出力した合算ビットＳと入
力されたキャリビットＣｉとを加算し合算ビットＳ′を
出力する半加算器２１と、該加算器２１から出力したキ
ャリビットＣｏと前記半加算器２０から出力したキャリ
ビットＣｏとを論理和演算しキャリビットＣｏ′を出力
する論理和ゲートＯＲ１と、からそれぞれ構成される。
１０，１１，１２においては、図１２（Ｂ）に示したよ
うに、２つの入力ビットＡ′，Ｂ′を加算する半加算器
２０と、該半加算器２０から出力した合算ビットＳと入
力されたキャリビットＣｉとを加算し合算ビットＳ′を
出力する半加算器２１と、該加算器２１から出力したキ
ャリビットＣｏと前記半加算器２０から出力したキャリ
ビットＣｏとを論理和演算しキャリビットＣｏ′を出力
する論理和ゲートＯＲ１と、からそれぞれ構成される。
【００１０】このように構成した従来の並列乗算器の作
用について図１１および図１２を参照して説明する。
用について図１１および図１２を参照して説明する。
【００１１】まず、ＡＮＤゲートＡＤ１から出力したビ
ットＭ０は乗算の結果の最下位ビットになる。半加算器
１はＡＮＤゲートＡＤ２およびＡＤ５の出力ビットを加
算し乗算結果のビットＭ１を出力し、全加算器２はＡＮ
ＤゲートＡＤ３およびＡＤ６の出力ビットと前記半加算
器１から出力したキャリビットＣｏとを加算し、半加算
器５は前記全加算器２から出力した合算ビットＳとＡＮ
ＤゲートＡＤ９の出力ビットとを加算し乗算結果のビッ
トＭ２を出力する。
ットＭ０は乗算の結果の最下位ビットになる。半加算器
１はＡＮＤゲートＡＤ２およびＡＤ５の出力ビットを加
算し乗算結果のビットＭ１を出力し、全加算器２はＡＮ
ＤゲートＡＤ３およびＡＤ６の出力ビットと前記半加算
器１から出力したキャリビットＣｏとを加算し、半加算
器５は前記全加算器２から出力した合算ビットＳとＡＮ
ＤゲートＡＤ９の出力ビットとを加算し乗算結果のビッ
トＭ２を出力する。
【００１２】かつ、前記加算器３はＡＮＤゲートＡＤ
４，ＡＤ７の出力ビットと前記全加算器２から出力した
キャリビットＣｏとを加算し、全加算器６は前記全加算
器３から出力した合算ビットＳとＡＮＤゲートＡＤ１０
の出力ビットと前記半加算器５から出力したキャリビッ
トＣｏとを加算し、半加算器９は前記全加算器６から出
力した合算ビットＳとＡＮＤゲートＡＤ１３の出力ビッ
トとを加算し乗算結果のビットＭ３を出力する。
４，ＡＤ７の出力ビットと前記全加算器２から出力した
キャリビットＣｏとを加算し、全加算器６は前記全加算
器３から出力した合算ビットＳとＡＮＤゲートＡＤ１０
の出力ビットと前記半加算器５から出力したキャリビッ
トＣｏとを加算し、半加算器９は前記全加算器６から出
力した合算ビットＳとＡＮＤゲートＡＤ１３の出力ビッ
トとを加算し乗算結果のビットＭ３を出力する。
【００１３】また、半加算器４は前記全加算器３から出
力したキャリビットＣｏとＡＮＤゲートＡＤ８の出力ビ
ットとを加算し、全加算器７は前記半加算器４から出力
した合算ビットＳとＡＮＤゲートＡＤ１１の出力ビット
と前記全加算器６から出力したキャリビットＣｏとを加
算し、全加算器１０は前記全加算器７から出力した合算
ビットＳとＡＮＤゲートＡＤ１４の出力ビットと前記半
加算器９から出力したキャリビットとを加算し乗算結果
のビットＭ４を出力する。
力したキャリビットＣｏとＡＮＤゲートＡＤ８の出力ビ
ットとを加算し、全加算器７は前記半加算器４から出力
した合算ビットＳとＡＮＤゲートＡＤ１１の出力ビット
と前記全加算器６から出力したキャリビットＣｏとを加
算し、全加算器１０は前記全加算器７から出力した合算
ビットＳとＡＮＤゲートＡＤ１４の出力ビットと前記半
加算器９から出力したキャリビットとを加算し乗算結果
のビットＭ４を出力する。
【００１４】また、前記加算器８は前記半加算器４から
出力したキャリビットＣｏとＡＮＤゲートＡＤ１２の出
力ビットと前記全加算器７から出力したキャリビットＣ
ｏとを加算し、全加算器１１は前記全加算器８から出力
した合算ビットＳとＡＮＤゲートＡＤ１５の出力ビット
と前記全加算器１０から出力したキャリビットとを加算
し、乗算結果のビットＭ５を出力する。
出力したキャリビットＣｏとＡＮＤゲートＡＤ１２の出
力ビットと前記全加算器７から出力したキャリビットＣ
ｏとを加算し、全加算器１１は前記全加算器８から出力
した合算ビットＳとＡＮＤゲートＡＤ１５の出力ビット
と前記全加算器１０から出力したキャリビットとを加算
し、乗算結果のビットＭ５を出力する。
【００１５】さらに、全加算器１２は前記全加算器８か
ら出力したキャリビットＣｏとＡＮＤゲートＡＤ１６の
出力ビットと前記全加算器１１から出力したキャリビッ
トＣｏとを加算し乗算結果のビットＭ６を出力し、前記
全加算器１２から出力したキャリビットＣｏは乗算結果
の最高位ビットＭ７になる。
ら出力したキャリビットＣｏとＡＮＤゲートＡＤ１６の
出力ビットと前記全加算器１１から出力したキャリビッ
トＣｏとを加算し乗算結果のビットＭ６を出力し、前記
全加算器１２から出力したキャリビットＣｏは乗算結果
の最高位ビットＭ７になる。
【００１６】このように構成された並列乗算器は、部分
積または部分和の貯蔵のためにレジスタを使用せずに並
列の乗算演算を行なうことができるため、直列乗算器よ
り一層速い演算速度が得られる。
積または部分和の貯蔵のためにレジスタを使用せずに並
列の乗算演算を行なうことができるため、直列乗算器よ
り一層速い演算速度が得られる。
【００１７】しかし、部分和の処理時間が非常に遅いた
め、演算速度が、ＡＮＤゲートの部分積の演算に消耗さ
れる時間よりも加算器の部分和の演算に消耗される時間
に従って決定される。たとえば、乗数および被乗数がｎ
ビットにそれぞれなっている場合、必要なトランジスタ
の数はｎ2 に比例して製造費用が大きくなるという問題
点があった。
め、演算速度が、ＡＮＤゲートの部分積の演算に消耗さ
れる時間よりも加算器の部分和の演算に消耗される時間
に従って決定される。たとえば、乗数および被乗数がｎ
ビットにそれぞれなっている場合、必要なトランジスタ
の数はｎ2 に比例して製造費用が大きくなるという問題
点があった。
【００１８】そこで、加算器の部分和の演算に消耗され
る時間を減らすための多くの研究が行なわれており、現
在使用されている並列乗算器の中で一番演算処理速度が
速いものは、加算演算の速度を向上させるためにウォー
レスツリー（ｗａｌｌａｃｅｔｒｅｅ）、または変更さ
れたウォーレスツリーを用いた並列乗算器である。
る時間を減らすための多くの研究が行なわれており、現
在使用されている並列乗算器の中で一番演算処理速度が
速いものは、加算演算の速度を向上させるためにウォー
レスツリー（ｗａｌｌａｃｅｔｒｅｅ）、または変更さ
れたウォーレスツリーを用いた並列乗算器である。
【００１９】そして、前記変更されたウォーレスツリー
を利用した並列乗算器の一例は、韓国延世大学校電算学
科の韓鐸敦、牟相晩が１９９０年度秋界綜合学術大会の
第１３巻第２号に“高速並列乗算器の設計および具現”
の題目に発表した論文に掲載されている。
を利用した並列乗算器の一例は、韓国延世大学校電算学
科の韓鐸敦、牟相晩が１９９０年度秋界綜合学術大会の
第１３巻第２号に“高速並列乗算器の設計および具現”
の題目に発表した論文に掲載されている。
【００２０】以下、ウォーレスツリーについて簡単に説
明する。図１３（Ａ）に示したように、３ビットの入力
を有するウォーレスツリーである場合、２n 桁のビット
Ａ，Ｂ，Ｃが入力され、２n 桁の合算ビットＳと２n+1
桁のキャリビットＣｏとを出力する。すなわち、図１３
（Ｂ）に示したように、入力された前記ビットＡ，Ｂ，
Ｃがそれぞれ加算されると、全加算器と同様なキャリビ
ットＣｏおよび合算ビットＳが出力する。
明する。図１３（Ａ）に示したように、３ビットの入力
を有するウォーレスツリーである場合、２n 桁のビット
Ａ，Ｂ，Ｃが入力され、２n 桁の合算ビットＳと２n+1
桁のキャリビットＣｏとを出力する。すなわち、図１３
（Ｂ）に示したように、入力された前記ビットＡ，Ｂ，
Ｃがそれぞれ加算されると、全加算器と同様なキャリビ
ットＣｏおよび合算ビットＳが出力する。
【００２１】結果的に、３ビットの入力を有するウォー
レスツリーは全加算器と同様であり、また、２ビットの
入力を有するウォーレスツリーは半加算器と同様であ
る。その他の入力ビットに該当するウォーレスツリーは
複数個の全加算器および半加算器からなる。
レスツリーは全加算器と同様であり、また、２ビットの
入力を有するウォーレスツリーは半加算器と同様であ
る。その他の入力ビットに該当するウォーレスツリーは
複数個の全加算器および半加算器からなる。
【００２２】また、２n ビットの入力を有するウォーレ
スツリーである場合、Ｎ＋１ビットが出力され、該出力
したＮ＋１ビットはそれぞれ２n ，２n-1 ，…，２0 の
桁を有する。
スツリーである場合、Ｎ＋１ビットが出力され、該出力
したＮ＋１ビットはそれぞれ２n ，２n-1 ，…，２0 の
桁を有する。
【００２３】このようなウォーレスツリーは入力の個数
が増加するたびごとに前記のような全加算器を多く連結
するべきである。たとえば、７ビットの入力を有するウ
ォーレスツリーは、図１４（Ａ）に示したように、各々
２n の桁の３ビットＡ，Ｂ，Ｃが入力されるウォーレス
ツリー３０，３１と、２n 桁のビット、前記ウォレース
ツリー３０の合算ビットＳ、および前記ウォーレスツリ
ー３１の合算ビットＳを入力し、２n 桁の合算ビットＳ
を出力するウォーレスツリー３２と、該ウォーレスツリ
ー３２のキャリビットＣｏ、前記ウォーレスツリー３１
のキャリビットＣｏ、および前記ウォーレスツリー３０
のキャリビットＣｏを入力し２n+1 桁の合算ビットＳお
よび２n+2 桁のキャリビットＣｏを出力するウォーレス
ツリー３３と、から構成される。
が増加するたびごとに前記のような全加算器を多く連結
するべきである。たとえば、７ビットの入力を有するウ
ォーレスツリーは、図１４（Ａ）に示したように、各々
２n の桁の３ビットＡ，Ｂ，Ｃが入力されるウォーレス
ツリー３０，３１と、２n 桁のビット、前記ウォレース
ツリー３０の合算ビットＳ、および前記ウォーレスツリ
ー３１の合算ビットＳを入力し、２n 桁の合算ビットＳ
を出力するウォーレスツリー３２と、該ウォーレスツリ
ー３２のキャリビットＣｏ、前記ウォーレスツリー３１
のキャリビットＣｏ、および前記ウォーレスツリー３０
のキャリビットＣｏを入力し２n+1 桁の合算ビットＳお
よび２n+2 桁のキャリビットＣｏを出力するウォーレス
ツリー３３と、から構成される。
【００２４】このように構成されたウォーレスツリー
は、図１４（Ｂ）に示したように、７ビットの入力中で
‘１’の個数を２進数に表わすことができ、桁の同じ多
くのビットの入力をすべて合算し、それら合算結果を２
進数として出力する。すなわち、入力ビットに包含され
た‘１’の個数は入力ビットの合算結果と同様である。
は、図１４（Ｂ）に示したように、７ビットの入力中で
‘１’の個数を２進数に表わすことができ、桁の同じ多
くのビットの入力をすべて合算し、それら合算結果を２
進数として出力する。すなわち、入力ビットに包含され
た‘１’の個数は入力ビットの合算結果と同様である。
【００２５】また、図１５においては１６ビットの入力
を有する複数個のウォーレスツリーが順次連結されてい
る。すなわち、ウォーレスツリー３５は２n 桁の１６ビ
ットを入力し、２n+4 ，２n+3 ，２n+2 ，２n+1 ，およ
び２n 桁の５ビットを出力する。次いで、ウォーレスツ
リー３６は前記ウォーレスツリー３５から出力した２
n+1 桁のビットを含んだ２n+1 桁の１６ビットを入力
し、２n+5 ，２n+4 ，２n+ 3 ，２n+2 ，および２n+1 桁
の５ビットを出力する。そして、ウォーレスツリー３７
は、前記ウォーレスツリー３５から出力した２n+2 桁の
ビットおよび前記ウォーレスツリー３６から出力した２
n+1 桁のビットに含まれた２n+2 桁の１６ビットを入力
し、２n+6 ，２n+5 ，２n+4 ，２n+3 ，および２n+2 桁
の５ビットを出力する。
を有する複数個のウォーレスツリーが順次連結されてい
る。すなわち、ウォーレスツリー３５は２n 桁の１６ビ
ットを入力し、２n+4 ，２n+3 ，２n+2 ，２n+1 ，およ
び２n 桁の５ビットを出力する。次いで、ウォーレスツ
リー３６は前記ウォーレスツリー３５から出力した２
n+1 桁のビットを含んだ２n+1 桁の１６ビットを入力
し、２n+5 ，２n+4 ，２n+ 3 ，２n+2 ，および２n+1 桁
の５ビットを出力する。そして、ウォーレスツリー３７
は、前記ウォーレスツリー３５から出力した２n+2 桁の
ビットおよび前記ウォーレスツリー３６から出力した２
n+1 桁のビットに含まれた２n+2 桁の１６ビットを入力
し、２n+6 ，２n+5 ，２n+4 ，２n+3 ，および２n+2 桁
の５ビットを出力する。
【００２６】このような方法に連結された複数個のウォ
ーレスツリーを加算演算に用いると、加算演算の速度が
向上し並列乗算の速度も向上する。
ーレスツリーを加算演算に用いると、加算演算の速度が
向上し並列乗算の速度も向上する。
【００２７】
【発明が解決しようとする課題】しかるに、このような
ウォーレスツリーを用いた並列乗算器は、図１１に示し
た基本的な並列乗算器に比べ演算速度は向上されるが、
入力ビットの個数に従い不規則な構造を有し、ウォーレ
スツリーから出力したキャリビットによる時間の遅延が
大きく、また、乗数および被乗数がそれぞれｎビットで
ある場合、使用されるトランジスタの個数はｎ2 ｌｏｇ
ｎに比例するため、前記基本的な並列乗算器と同様に回
路が複雑であり、レイアウト（ｌａｙｏｕｔ）の設計が
難しくかつ製造費用が上昇するという問題点があった。
ウォーレスツリーを用いた並列乗算器は、図１１に示し
た基本的な並列乗算器に比べ演算速度は向上されるが、
入力ビットの個数に従い不規則な構造を有し、ウォーレ
スツリーから出力したキャリビットによる時間の遅延が
大きく、また、乗数および被乗数がそれぞれｎビットで
ある場合、使用されるトランジスタの個数はｎ2 ｌｏｇ
ｎに比例するため、前記基本的な並列乗算器と同様に回
路が複雑であり、レイアウト（ｌａｙｏｕｔ）の設計が
難しくかつ製造費用が上昇するという問題点があった。
【００２８】そこで、このような問題点を解決するた
め、本発明は、入力ビットに含まれた‘１’の個数を２
で割り、それら割った値を再び‘１’の個数に表わすこ
とができるように、複数個の入力割り回路を含んだ並列
乗算器を提供することをその目的とする。
め、本発明は、入力ビットに含まれた‘１’の個数を２
で割り、それら割った値を再び‘１’の個数に表わすこ
とができるように、複数個の入力割り回路を含んだ並列
乗算器を提供することをその目的とする。
【００２９】
【課題を解決するための手段】そして、このような目的
を達成するため、本発明は、Ｎビットの被乗数とＭビッ
トの乗数とを乗算演算する場合、前記被乗数の各ビット
と前記乗数の最下位ビットから最高位ビットまでのビッ
トとをそれぞれＡＮＤ演算し部分積の演算を行なって、
乗算の結果の最下位ビットを出力するＡＮＤゲートが含
まれるＮ×Ｍ個のＡＮＤゲートと、一般の２進数乗算の
方式に従い前記複数個のＡＮＤゲートの出力ビットが１
つのビットずつ左側にシフトして再配置される場合、そ
れら再配置した出力ビットの中で該当する位置の出力ビ
ットおよび前段から出力した割り前ビットを入力し、ま
た、割り前ビットと乗算結果の各ビットに該当する残り
ビットとを出力する２、３、４入力割り回路を含む複数
個の入力割り回路と、から構成される。
を達成するため、本発明は、Ｎビットの被乗数とＭビッ
トの乗数とを乗算演算する場合、前記被乗数の各ビット
と前記乗数の最下位ビットから最高位ビットまでのビッ
トとをそれぞれＡＮＤ演算し部分積の演算を行なって、
乗算の結果の最下位ビットを出力するＡＮＤゲートが含
まれるＮ×Ｍ個のＡＮＤゲートと、一般の２進数乗算の
方式に従い前記複数個のＡＮＤゲートの出力ビットが１
つのビットずつ左側にシフトして再配置される場合、そ
れら再配置した出力ビットの中で該当する位置の出力ビ
ットおよび前段から出力した割り前ビットを入力し、ま
た、割り前ビットと乗算結果の各ビットに該当する残り
ビットとを出力する２、３、４入力割り回路を含む複数
個の入力割り回路と、から構成される。
【００３０】
【作用】被乗数と乗数とを乗算し、最下位ビットＭ０お
よび最高位ビットＭ７の含まれた８ビットＭ０〜Ｍ７を
乗算結果として出力する。最下位ビットはＡＮＤゲート
ＡＤ２１から出力し、２入力割り回路、４入力割り回
路、６入力割り回路、および５入力割り回路からそれぞ
れ出力した残りビットＲは乗算結果のビットＭ１〜Ｍ５
に該当する。そして、前記３入力割り回路から出力した
残りビットＲは乗算結果のビットＭ６に該当し、１つの
割り前ビットＯＵＴは乗算結果の最高位ビットＭ７に該
当する。
よび最高位ビットＭ７の含まれた８ビットＭ０〜Ｍ７を
乗算結果として出力する。最下位ビットはＡＮＤゲート
ＡＤ２１から出力し、２入力割り回路、４入力割り回
路、６入力割り回路、および５入力割り回路からそれぞ
れ出力した残りビットＲは乗算結果のビットＭ１〜Ｍ５
に該当する。そして、前記３入力割り回路から出力した
残りビットＲは乗算結果のビットＭ６に該当し、１つの
割り前ビットＯＵＴは乗算結果の最高位ビットＭ７に該
当する。
【００３１】
【発明の実施の形態】以下、本発明に係る並列乗算器に
ついて図面を用いて詳細に説明する。
ついて図面を用いて詳細に説明する。
【００３２】本発明の並列乗算器においては、図１
（Ａ）に示したように、加算演算をするために２n 桁４
ビットＡ，Ｂ，Ｃ，Ｄを入力し、２n 桁の残りビットＲ
および２ n+1 桁の割り前ビットＳ１，Ｓ２を出力する４
入力割り回路４０が用いられ、該４入力割り回路４０の
真理値は図１（Ｂ）に示している。すなわち、前記４入
力割り回路４０は、図１（Ｃ）に示したように、入力さ
れた４ビットＡ，Ｂ，Ｃ，Ｄの中で‘１’の値の個数を
出力に示すことで、入力された‘１’の個数を２で割っ
た割り前は前記割り前ビットＳ１，Ｓ２に包含された
‘１’の個数と同じであり、２で割った残りは前記残り
ビットＲとして表われる。
（Ａ）に示したように、加算演算をするために２n 桁４
ビットＡ，Ｂ，Ｃ，Ｄを入力し、２n 桁の残りビットＲ
および２ n+1 桁の割り前ビットＳ１，Ｓ２を出力する４
入力割り回路４０が用いられ、該４入力割り回路４０の
真理値は図１（Ｂ）に示している。すなわち、前記４入
力割り回路４０は、図１（Ｃ）に示したように、入力さ
れた４ビットＡ，Ｂ，Ｃ，Ｄの中で‘１’の値の個数を
出力に示すことで、入力された‘１’の個数を２で割っ
た割り前は前記割り前ビットＳ１，Ｓ２に包含された
‘１’の個数と同じであり、２で割った残りは前記残り
ビットＲとして表われる。
【００３３】前記４入力割り回路４０の詳細回路におい
ては、図２に示したように、前記３ビットＡ，Ｂ，Ｃ，
ＤをＡＮＤ演算しビットＳ２を出力するＡＮＤゲート４
１と、前記４ビットＡ，Ｂ，Ｃ，Ｄの中で‘１’の値が
２つ以上である場合、‘１’の値を有する割り前ビット
Ｓ１を出力する入力感知部４２と、前記４ビットＡ，
Ｂ，Ｃ，Ｄを排他的論理和演算し残りビットＲを出力す
る排他的論理和ゲート４３とから構成される。
ては、図２に示したように、前記３ビットＡ，Ｂ，Ｃ，
ＤをＡＮＤ演算しビットＳ２を出力するＡＮＤゲート４
１と、前記４ビットＡ，Ｂ，Ｃ，Ｄの中で‘１’の値が
２つ以上である場合、‘１’の値を有する割り前ビット
Ｓ１を出力する入力感知部４２と、前記４ビットＡ，
Ｂ，Ｃ，Ｄを排他的論理和演算し残りビットＲを出力す
る排他的論理和ゲート４３とから構成される。
【００３４】そして、前記入力感知部４２は、図３に示
したように、電源電圧ＶＤＤが一方側に連結される
‘０’感知部４２０と、一方側が該‘０’感知部４２０
の他方側に連結され他方側が接地された‘１’感知部４
４０と、該‘１’感知部４４０の一方側および‘０’感
知部４２０の他方側の信号を反転しビットＳを出力する
インバータ４６０とから構成される。
したように、電源電圧ＶＤＤが一方側に連結される
‘０’感知部４２０と、一方側が該‘０’感知部４２０
の他方側に連結され他方側が接地された‘１’感知部４
４０と、該‘１’感知部４４０の一方側および‘０’感
知部４２０の他方側の信号を反転しビットＳを出力する
インバータ４６０とから構成される。
【００３５】前記‘０’感知部４２０は、電源電圧ＶＤ
Ｄが一方側に印加し、他方側が前記インバータ４６０の
入力端および前記‘１’感知部４４０に共通連結された
複数個のＰＭＯＳトランジスタ部４２１，４２５，４２
９，４３３を備え、また、前記‘１’感知部４４０は、
一方側が前記‘０’感知部４２０および前記インバータ
４６０の入力端に共通連結され、他方側が接地された複
数個のＮＭＯＳトランジスタ部４４１，４４４，４４
７，４５０，４５３，４５６を備え構成される。
Ｄが一方側に印加し、他方側が前記インバータ４６０の
入力端および前記‘１’感知部４４０に共通連結された
複数個のＰＭＯＳトランジスタ部４２１，４２５，４２
９，４３３を備え、また、前記‘１’感知部４４０は、
一方側が前記‘０’感知部４２０および前記インバータ
４６０の入力端に共通連結され、他方側が接地された複
数個のＮＭＯＳトランジスタ部４４１，４４４，４４
７，４５０，４５３，４５６を備え構成される。
【００３６】前記ＰＭＯＳトランジスタ部４２１におい
ては、入力ビットＡがゲートに印加されるＰＭＯＳトラ
ンジスタ４２２と、入力ビットＢがゲートに印加される
ＰＭＯＳトランジスタ４２３と、入力ビットＣがゲート
に印加されるＰＭＯＳトランジスタ４２４とが相互に直
列連結されて構成される。かつ、前記ＰＭＯＳトランジ
スタ４２５においては、入力ビットＡがゲートに印加さ
れるＰＭＯＳトランジスタ４２６と、入力ビットＢがゲ
ートに印加されるＰＭＯＳトランジスタ４２７と、入力
ビットＤがゲートに印加されるＰＭＯＳトランジスタ４
２８とが相互に直列連結されて構成される。また、前記
ＰＭＯＳトランジスタ部４２９においては、入力ビット
Ａがゲートに印加されるＰＭＯＳトランジスタ４３０
と、入力ビットＣがゲートに印加されるＰＭＯＳトラン
ジスタ４３１と、入力ビットＤがゲートに印加されるＰ
ＭＯＳトランジスタ４３２とが相互に直列連結されて構
成される。さらに、前記ＰＭＯＳトランジスタ部４３３
においては、入力ビットＢがゲートに印加されるＰＭＯ
Ｓトランジスタ４３４と、入力ビットＣがゲートに印加
されるＰＭＯＳトランジスタ４３５と、入力ビットＤが
ゲートに印加されるＰＭＯＳトランジスタ４３６とが相
互に直列連結されて構成される。
ては、入力ビットＡがゲートに印加されるＰＭＯＳトラ
ンジスタ４２２と、入力ビットＢがゲートに印加される
ＰＭＯＳトランジスタ４２３と、入力ビットＣがゲート
に印加されるＰＭＯＳトランジスタ４２４とが相互に直
列連結されて構成される。かつ、前記ＰＭＯＳトランジ
スタ４２５においては、入力ビットＡがゲートに印加さ
れるＰＭＯＳトランジスタ４２６と、入力ビットＢがゲ
ートに印加されるＰＭＯＳトランジスタ４２７と、入力
ビットＤがゲートに印加されるＰＭＯＳトランジスタ４
２８とが相互に直列連結されて構成される。また、前記
ＰＭＯＳトランジスタ部４２９においては、入力ビット
Ａがゲートに印加されるＰＭＯＳトランジスタ４３０
と、入力ビットＣがゲートに印加されるＰＭＯＳトラン
ジスタ４３１と、入力ビットＤがゲートに印加されるＰ
ＭＯＳトランジスタ４３２とが相互に直列連結されて構
成される。さらに、前記ＰＭＯＳトランジスタ部４３３
においては、入力ビットＢがゲートに印加されるＰＭＯ
Ｓトランジスタ４３４と、入力ビットＣがゲートに印加
されるＰＭＯＳトランジスタ４３５と、入力ビットＤが
ゲートに印加されるＰＭＯＳトランジスタ４３６とが相
互に直列連結されて構成される。
【００３７】前記ＮＭＯＳトランジスタ部４４１におい
ては、入力ビットＡがゲートに印加されるＮＭＯＳトラ
ンジスタ４４２と、入力ビットＢがゲートに印加される
ＮＭＯＳトランジスタ４４３とが相互に直列連結されて
構成される。かつ、前記ＮＭＯＳトランジスタ部４４４
においては、入力ビットＡがゲートに印加されるＮＭＯ
Ｓトランジスタ４４５と、入力ビットＣがゲートに印加
されるＮＭＯＳトランジスタ４４６とが相互に直列連結
されて構成される。また、前記ＮＭＯＳトランジスタ部
４４７においては、入力ビットＡがゲートに印加される
ＮＭＯＳトランジスタ４４８と、入力ビットＤがゲート
に印加されるＮＭＯＳトランジスタ４４９とが相互に直
列連結されて構成される。また、前記ＮＭＯＳトランジ
スタ部４５０においては、入力ビットＢがゲートに印加
されるＮＭＯＳトランジスタ４５１と、入力ビットＣが
ゲートに印加されるＮＭＯＳトランジスタ４５２とが相
互に直列連結されて構成される。また、前記ＮＭＯＳト
ランジスタ部４５３においては、入力ビットＢがゲート
に印加されるＮＭＯＳトランジスタ４５４と、入力ビッ
トＤがゲートに印加されるＮＭＯＳトランジスタ４５５
とが相互に直列連結されて構成される。さらに、ＮＭＯ
Ｓトランジスタ部４５６においては、入力ビットＣがゲ
ートに印加されるＮＭＯＳトランジスタ４５７と、入力
ビットＤがゲートに印加されるＮＭＯＳトランジスタ４
５８とが相互に直列連結されて構成される。
ては、入力ビットＡがゲートに印加されるＮＭＯＳトラ
ンジスタ４４２と、入力ビットＢがゲートに印加される
ＮＭＯＳトランジスタ４４３とが相互に直列連結されて
構成される。かつ、前記ＮＭＯＳトランジスタ部４４４
においては、入力ビットＡがゲートに印加されるＮＭＯ
Ｓトランジスタ４４５と、入力ビットＣがゲートに印加
されるＮＭＯＳトランジスタ４４６とが相互に直列連結
されて構成される。また、前記ＮＭＯＳトランジスタ部
４４７においては、入力ビットＡがゲートに印加される
ＮＭＯＳトランジスタ４４８と、入力ビットＤがゲート
に印加されるＮＭＯＳトランジスタ４４９とが相互に直
列連結されて構成される。また、前記ＮＭＯＳトランジ
スタ部４５０においては、入力ビットＢがゲートに印加
されるＮＭＯＳトランジスタ４５１と、入力ビットＣが
ゲートに印加されるＮＭＯＳトランジスタ４５２とが相
互に直列連結されて構成される。また、前記ＮＭＯＳト
ランジスタ部４５３においては、入力ビットＢがゲート
に印加されるＮＭＯＳトランジスタ４５４と、入力ビッ
トＤがゲートに印加されるＮＭＯＳトランジスタ４５５
とが相互に直列連結されて構成される。さらに、ＮＭＯ
Ｓトランジスタ部４５６においては、入力ビットＣがゲ
ートに印加されるＮＭＯＳトランジスタ４５７と、入力
ビットＤがゲートに印加されるＮＭＯＳトランジスタ４
５８とが相互に直列連結されて構成される。
【００３８】このように構成された４入力割り回路４０
において、ＡＮＤゲート４１は２n桁の前記４ビット
Ａ，Ｂ，Ｃ，ＤをＡＮＤ演算し２n+1 桁のビットＳ２を
出力し、排他的論理和ゲート４３は２n 桁の前記４ビッ
トＡ，Ｂ，Ｃ，Ｄを排他的論理和演算し２n+1 桁の残り
ビットＲを出力する。そして、２n 桁の前記４ビット
Ａ，Ｂ，Ｃ，Ｄは入力感知部４２の‘０’感知部４２０
および‘１’感知部４４０に入力される。
において、ＡＮＤゲート４１は２n桁の前記４ビット
Ａ，Ｂ，Ｃ，ＤをＡＮＤ演算し２n+1 桁のビットＳ２を
出力し、排他的論理和ゲート４３は２n 桁の前記４ビッ
トＡ，Ｂ，Ｃ，Ｄを排他的論理和演算し２n+1 桁の残り
ビットＲを出力する。そして、２n 桁の前記４ビット
Ａ，Ｂ，Ｃ，Ｄは入力感知部４２の‘０’感知部４２０
および‘１’感知部４４０に入力される。
【００３９】したがって、前記４ビットＡ，Ｂ，Ｃ，Ｄ
の中で‘０’の値が３つ以上である場合、複数個のＰＭ
ＯＳトランジスタ部４２１，４２５，４２９，４３３の
中で少なくとも１つのＰＭＯＳトランジスタ部に含まれ
たＰＭＯＳトランジスタがターンオンされ、電源電圧Ｖ
ＤＤにより‘１’がインバータ４６０に入力され、イン
バータ４６０は‘０’の値を有するビットＳを出力す
る。
の中で‘０’の値が３つ以上である場合、複数個のＰＭ
ＯＳトランジスタ部４２１，４２５，４２９，４３３の
中で少なくとも１つのＰＭＯＳトランジスタ部に含まれ
たＰＭＯＳトランジスタがターンオンされ、電源電圧Ｖ
ＤＤにより‘１’がインバータ４６０に入力され、イン
バータ４６０は‘０’の値を有するビットＳを出力す
る。
【００４０】前記４ビットＡ，Ｂ，Ｃ，Ｄの中で‘１’
の値が２つ以上である場合、複数個のＮＭＯＳトランジ
スタ部４４１，４４４，４４７，４５０，４５３，４５
６の中で少なくとも１つのＮＭＯＳトランジスタ部に含
まれたＮＭＯＳトランジスタがターンオンされ、‘０’
がインバータ４６０に入力され、インバータ４６０は
‘１’の値を有するビットＳを出力する。
の値が２つ以上である場合、複数個のＮＭＯＳトランジ
スタ部４４１，４４４，４４７，４５０，４５３，４５
６の中で少なくとも１つのＮＭＯＳトランジスタ部に含
まれたＮＭＯＳトランジスタがターンオンされ、‘０’
がインバータ４６０に入力され、インバータ４６０は
‘１’の値を有するビットＳを出力する。
【００４１】ここで、前記インバータ４６０から出力し
たビットＳは前記４入力割り回路４０から出力した割り
前ビットＳ１に該当する。
たビットＳは前記４入力割り回路４０から出力した割り
前ビットＳ１に該当する。
【００４２】すなわち、前記４入力割り回路４０は、２
つ以上の‘１’を入力する場合、‘１’の値を有する割
り前ビットＳ１を出力し、すべての入力ビットが‘１’
の値を有する場合、前記割り前ビットＳ１，Ｓ２に含ま
れた‘１’の個数は前記４入力割り回路４０に入力され
る‘１’の個数を２で割った割り前に該当する。
つ以上の‘１’を入力する場合、‘１’の値を有する割
り前ビットＳ１を出力し、すべての入力ビットが‘１’
の値を有する場合、前記割り前ビットＳ１，Ｓ２に含ま
れた‘１’の個数は前記４入力割り回路４０に入力され
る‘１’の個数を２で割った割り前に該当する。
【００４３】一方、前記４入力割り回路４０を用い多様
な種類の入力割り回路を具現し得る。たとえば、図４
（Ａ）を参照し８入力割り回路について説明する。
な種類の入力割り回路を具現し得る。たとえば、図４
（Ａ）を参照し８入力割り回路について説明する。
【００４４】前記８入力割り回路５０は、２n 桁の８ビ
ット（Ｉ１〜Ｉ８）を入力し、それら入力された８ビッ
トの中で‘１’の個数を２で割った残りに該当する２n
桁の残りビットと、‘１’の個数を２で割った割り前を
表わす２n+1 桁の割り前ビットＳ１′〜Ｓ４′を出力す
る。
ット（Ｉ１〜Ｉ８）を入力し、それら入力された８ビッ
トの中で‘１’の個数を２で割った残りに該当する２n
桁の残りビットと、‘１’の個数を２で割った割り前を
表わす２n+1 桁の割り前ビットＳ１′〜Ｓ４′を出力す
る。
【００４５】すなわち、前記８入力割り回路５０は、図
４（Ｂ）に示したように、４ビットＩ１〜Ｉ４を入力す
る４入力割り回路４０と、４ビットＩ５〜Ｉ８を入力す
る４入力割り回路４０′と、該４入力割り回路４０′か
ら出力した残りヒットＲ、前記４入力割り回路４０から
出力した残りビットＲ、および割り前ビットＳ２を論理
演算する論理演算部５１とから構成される。
４（Ｂ）に示したように、４ビットＩ１〜Ｉ４を入力す
る４入力割り回路４０と、４ビットＩ５〜Ｉ８を入力す
る４入力割り回路４０′と、該４入力割り回路４０′か
ら出力した残りヒットＲ、前記４入力割り回路４０から
出力した残りビットＲ、および割り前ビットＳ２を論理
演算する論理演算部５１とから構成される。
【００４６】前記論理演算部５１においては、前記４入
力割り回路４０および前記４入力割り回路４０′からそ
れぞれ出力した残りビットＲを排他的論理和演算し残り
ビットＲ′を出力する排他的論理和ゲート５２と、前記
４入力割り回路４０および前記４入力割り回路４０′か
らそれぞれ出力した残りビットＲをＡＮＤ演算するＡＮ
Ｄゲート５３と、該ＡＮＤゲート５３の出力ビットと前
記４入力割り回路４０から出力した割り前ビットＳ２と
を論理和演算する論理和ゲート５４とから構成される。
力割り回路４０および前記４入力割り回路４０′からそ
れぞれ出力した残りビットＲを排他的論理和演算し残り
ビットＲ′を出力する排他的論理和ゲート５２と、前記
４入力割り回路４０および前記４入力割り回路４０′か
らそれぞれ出力した残りビットＲをＡＮＤ演算するＡＮ
Ｄゲート５３と、該ＡＮＤゲート５３の出力ビットと前
記４入力割り回路４０から出力した割り前ビットＳ２と
を論理和演算する論理和ゲート５４とから構成される。
【００４７】このように構成された前記８入力割り回路
５０において、前述したような動作に従い前記４入力割
り回路４０および前記４入力割り回路４０′はビット
Ｒ，Ｓ１，Ｓ２をそれぞれ出力する。しかるに、前記４
入力割り回路４０および前記４入力割り回路４０′から
それぞれ出力した残りビットはすべて‘１’の値を有す
る場合があり、このため、論理演算回路５１を付加的に
必要とする。該論理演算回路５１において、ＡＮＤゲー
ト５３は前記４入力割り回路４０および前記４入力割り
回路４０′からそれぞれ出力した残りビットＲをＡＮＤ
演算し、論理和ゲート５４は前記４入力割り回路４０か
ら出力した割り前ビットＳ２と前記ＮＡＮＤゲートＳ１
の出力ビットとを論理和演算し２n+1 桁の割り前ビット
Ｓ′２を出力する。かつ、排他的論理和ゲート５２は前
記４入力割り回路４０および前記４入力割り回路４０′
からそれぞれ出力した残りビットＲを排他的論理和演算
し２ n 桁の残りビットＲ′を出力する。また、前記４入
力割り回路４０の割り前ビットＳ１に該当する割り前ビ
ットＳ′１、前記４入力割り回路４０′の割り前ビット
Ｓ１に該当する割り前ビットＳ′３、および前記４入力
割り回路４０′の割り前ビットＳ２に該当する割り前ビ
ットＳ′４はすべて２n 桁のビットである。
５０において、前述したような動作に従い前記４入力割
り回路４０および前記４入力割り回路４０′はビット
Ｒ，Ｓ１，Ｓ２をそれぞれ出力する。しかるに、前記４
入力割り回路４０および前記４入力割り回路４０′から
それぞれ出力した残りビットはすべて‘１’の値を有す
る場合があり、このため、論理演算回路５１を付加的に
必要とする。該論理演算回路５１において、ＡＮＤゲー
ト５３は前記４入力割り回路４０および前記４入力割り
回路４０′からそれぞれ出力した残りビットＲをＡＮＤ
演算し、論理和ゲート５４は前記４入力割り回路４０か
ら出力した割り前ビットＳ２と前記ＮＡＮＤゲートＳ１
の出力ビットとを論理和演算し２n+1 桁の割り前ビット
Ｓ′２を出力する。かつ、排他的論理和ゲート５２は前
記４入力割り回路４０および前記４入力割り回路４０′
からそれぞれ出力した残りビットＲを排他的論理和演算
し２ n 桁の残りビットＲ′を出力する。また、前記４入
力割り回路４０の割り前ビットＳ１に該当する割り前ビ
ットＳ′１、前記４入力割り回路４０′の割り前ビット
Ｓ１に該当する割り前ビットＳ′３、および前記４入力
割り回路４０′の割り前ビットＳ２に該当する割り前ビ
ットＳ′４はすべて２n 桁のビットである。
【００４８】一方、８入力割り回路の他実施例に対し図
５を参照して説明する。図４（Ｂ）に示したような４入
力割り回路４０，４０′および排他的論理和ゲート５２
と、４入力割り回路４０，４０′からそれぞれ出力した
残りビットをＡＮＤ演算するＡＮＤゲート５５と、該Ａ
ＮＤゲート５５の出力ビット、４入力割り回路４０の割
り前ビットＳ２、および４入力割り回路４０′の割り前
ビットＳ２を論理和演算する論理和ゲート５６と、４入
力割り回路４０の割り前ビットＳ２および４入力割り回
路４０′の割り前ビットＳ２をＡＮＤ演算するＡＮＤゲ
ート５７とから構成される。
５を参照して説明する。図４（Ｂ）に示したような４入
力割り回路４０，４０′および排他的論理和ゲート５２
と、４入力割り回路４０，４０′からそれぞれ出力した
残りビットをＡＮＤ演算するＡＮＤゲート５５と、該Ａ
ＮＤゲート５５の出力ビット、４入力割り回路４０の割
り前ビットＳ２、および４入力割り回路４０′の割り前
ビットＳ２を論理和演算する論理和ゲート５６と、４入
力割り回路４０の割り前ビットＳ２および４入力割り回
路４０′の割り前ビットＳ２をＡＮＤ演算するＡＮＤゲ
ート５７とから構成される。
【００４９】また、１６入力割り回路は、図６に示した
ように８入力割り回路５０，５０′と、該８入力割り回
路５０，５０′の各出力ビットＲ′，Ｓ′４を前述のよ
うに論理演算する論理演算部５１′とから構成される。
ように８入力割り回路５０，５０′と、該８入力割り回
路５０，５０′の各出力ビットＲ′，Ｓ′４を前述のよ
うに論理演算する論理演算部５１′とから構成される。
【００５０】ここで、２入力割り回路は半加算器と、３
入力割り回路は全加算器とそれぞれ同様であり、２、３
入力割り回路と前述した入力割り回路とを相互に適切に
連結すると、入力ビットの数に従い多様な入力割り回路
を具現することができる。
入力割り回路は全加算器とそれぞれ同様であり、２、３
入力割り回路と前述した入力割り回路とを相互に適切に
連結すると、入力ビットの数に従い多様な入力割り回路
を具現することができる。
【００５１】すなわち、５入力割り回路は、図７に示し
たように、４入力割り回路４０と、該４入力割り回路４
０の残りビットＲと入力された５ビットの中で１つのビ
ットを排他的論理和演算する排他的論理和ゲート６０と
から構成される。
たように、４入力割り回路４０と、該４入力割り回路４
０の残りビットＲと入力された５ビットの中で１つのビ
ットを排他的論理和演算する排他的論理和ゲート６０と
から構成される。
【００５２】そして、６入力割り回路は、図８に示した
ように、２入力割り回路６１と、４入力割り回路４０
と、該４入力割り回路４０の出力ビットＲおよび前記２
ビット入力割り回路６１の出力ビットＲ，Ｓを前述のよ
うな方式により論理演算する論理演算部５１とから構成
される。
ように、２入力割り回路６１と、４入力割り回路４０
と、該４入力割り回路４０の出力ビットＲおよび前記２
ビット入力割り回路６１の出力ビットＲ，Ｓを前述のよ
うな方式により論理演算する論理演算部５１とから構成
される。
【００５３】また、１５入力割り回路は、図９に示した
ように、３入力割り回路６２と、４入力割り回路４０
と、８入力割り回路５０と、該８入力割り回路５０の残
りビットＲおよび前記４入力割り回路４０の出力ビット
Ｓ２，Ｒを論理演算する論理演算部５１と、該論理演算
部５１に含まれた排他的論理和ゲートの出力ビットおよ
び３入力割り回路６２の出力ビットＲ，Ｓを前述のよう
な方式に論理演算する論理演算部５１′とから構成され
る。
ように、３入力割り回路６２と、４入力割り回路４０
と、８入力割り回路５０と、該８入力割り回路５０の残
りビットＲおよび前記４入力割り回路４０の出力ビット
Ｓ２，Ｒを論理演算する論理演算部５１と、該論理演算
部５１に含まれた排他的論理和ゲートの出力ビットおよ
び３入力割り回路６２の出力ビットＲ，Ｓを前述のよう
な方式に論理演算する論理演算部５１′とから構成され
る。
【００５４】以上説明した多様な入力割り回路を用いた
並列乗算器の実施の形態は、図１０に示したように、被
乗数Ｘ０〜Ｘ３および乗数Ｙ０〜Ｙ３がそれぞれ４ビッ
トである場合、ビットＹ０と該当する各ビットＸ０〜Ｘ
３とをそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２１〜
ＡＤ２４と、ビットＹ１と該当する各ビットＸ０〜Ｘ３
とをそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２５〜Ａ
Ｄ２８と、ビットＹ２と該当する各ビットＸ０〜Ｘ３と
をそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２９〜ＡＤ
３２と、ビットＹ３と該当する各ビットＸ０〜Ｘ３とを
それぞれＡＮＤ演算するＡＮＤゲートＡＤ３３〜ＡＤ３
６と、ＡＮＤゲートＡＤ２２，ＡＤ２５の出力ビットを
入力し１つの割り前ビットＯＵＴおよび残りビットＲを
出力する２入力割り回路７０と、該２入力割り回路７０
から出力した割り前ビットＯＵＴとＡＮＤゲートＡＤ２
３，ＡＤ２６，ＡＤ２９の出力ビットとを入力し２つの
割り前ビットＯＵＴおよび残りビットＲを出力する４入
力割り回路７１と、該４入力割り回路７１から出力した
割り前ビットＯＵＴとＡＮＤゲートＡＤ２４，ＡＤ２
７，ＡＤ３０，ＡＤ３３の出力ビットとを入力し３つの
割り前ビットＯＵＴおよび残りビットＲを出力する６入
力割り回路７２と、該６入力割り回路７２から出力した
割り前ビットＯＵＴとＡＮＤゲートＡＤ２８，ＡＤ３
１，ＡＤ３４の出力ビットとを入力し３つの割り前ビッ
トＯＵＴおよび残りビットＲを出力する６入力割り回路
７３と、該６入力割り回路７３から出力した割り前ビッ
トＯＵＴとＡＮＤゲートＡＤ３２，ＡＤ３５の出力ビッ
トとを入力し２つの割り前ビットＯＵＴおよび残りビッ
トＲを出力する５入力割り回路７４と、該５入力割り回
路７４から出力した割り前ビットＯＵＴとＡＮＤゲート
ＡＤ３６の出力ビットとを入力し１つの割り前ビットＯ
ＵＴおよび残りビットＲを出力する３入力割り回路７５
と、から構成される。
並列乗算器の実施の形態は、図１０に示したように、被
乗数Ｘ０〜Ｘ３および乗数Ｙ０〜Ｙ３がそれぞれ４ビッ
トである場合、ビットＹ０と該当する各ビットＸ０〜Ｘ
３とをそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２１〜
ＡＤ２４と、ビットＹ１と該当する各ビットＸ０〜Ｘ３
とをそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２５〜Ａ
Ｄ２８と、ビットＹ２と該当する各ビットＸ０〜Ｘ３と
をそれぞれＡＮＤ演算するＡＮＤゲートＡＤ２９〜ＡＤ
３２と、ビットＹ３と該当する各ビットＸ０〜Ｘ３とを
それぞれＡＮＤ演算するＡＮＤゲートＡＤ３３〜ＡＤ３
６と、ＡＮＤゲートＡＤ２２，ＡＤ２５の出力ビットを
入力し１つの割り前ビットＯＵＴおよび残りビットＲを
出力する２入力割り回路７０と、該２入力割り回路７０
から出力した割り前ビットＯＵＴとＡＮＤゲートＡＤ２
３，ＡＤ２６，ＡＤ２９の出力ビットとを入力し２つの
割り前ビットＯＵＴおよび残りビットＲを出力する４入
力割り回路７１と、該４入力割り回路７１から出力した
割り前ビットＯＵＴとＡＮＤゲートＡＤ２４，ＡＤ２
７，ＡＤ３０，ＡＤ３３の出力ビットとを入力し３つの
割り前ビットＯＵＴおよび残りビットＲを出力する６入
力割り回路７２と、該６入力割り回路７２から出力した
割り前ビットＯＵＴとＡＮＤゲートＡＤ２８，ＡＤ３
１，ＡＤ３４の出力ビットとを入力し３つの割り前ビッ
トＯＵＴおよび残りビットＲを出力する６入力割り回路
７３と、該６入力割り回路７３から出力した割り前ビッ
トＯＵＴとＡＮＤゲートＡＤ３２，ＡＤ３５の出力ビッ
トとを入力し２つの割り前ビットＯＵＴおよび残りビッ
トＲを出力する５入力割り回路７４と、該５入力割り回
路７４から出力した割り前ビットＯＵＴとＡＮＤゲート
ＡＤ３６の出力ビットとを入力し１つの割り前ビットＯ
ＵＴおよび残りビットＲを出力する３入力割り回路７５
と、から構成される。
【００５５】このように構成された並列乗算器の作用に
対し説明する。前記並列乗算器は、被乗数Ｘ０〜Ｘ３と
乗数Ｙ０〜Ｙ３とを乗算し、最下位ビットＭ０および最
高位ビットＭ７の含んだ８ビットＭ０〜Ｍ７を乗算結果
として出力し、最下位ビットＭ０はＡＮＤゲートＡＤ２
１から出力する。
対し説明する。前記並列乗算器は、被乗数Ｘ０〜Ｘ３と
乗数Ｙ０〜Ｙ３とを乗算し、最下位ビットＭ０および最
高位ビットＭ７の含んだ８ビットＭ０〜Ｍ７を乗算結果
として出力し、最下位ビットＭ０はＡＮＤゲートＡＤ２
１から出力する。
【００５６】次いで、２入力割り回路７０、４入力割り
回路７１、６入力割り回路７２，７３、および５入力割
り回路７４からそれぞれ出力した残りビットＲは乗算結
果のビットＭ１〜Ｍ５に該当する。そして、前記３入力
割り回路７５から出力した残りビットＲは乗算結果のビ
ットＭ６に該当し、１つの割り前ビットＯＵＴは乗算結
果の最高位ビットＭ７に該当する。
回路７１、６入力割り回路７２，７３、および５入力割
り回路７４からそれぞれ出力した残りビットＲは乗算結
果のビットＭ１〜Ｍ５に該当する。そして、前記３入力
割り回路７５から出力した残りビットＲは乗算結果のビ
ットＭ６に該当し、１つの割り前ビットＯＵＴは乗算結
果の最高位ビットＭ７に該当する。
【００５７】以上説明したように、本発明に係る並列乗
算器は多様な入力割り回路を用い、入力した‘１’の個
数を２で割りそれら割り前ビットおよび残りビットとし
て入力された‘１’の個数を表わすことで、演算処理速
度を向上させ、回路の具現が簡単になりかつ規則的な構
造を有し得、また、レイアウトの設計時にチップの面積
を減少させ集積度を向上し得る。
算器は多様な入力割り回路を用い、入力した‘１’の個
数を２で割りそれら割り前ビットおよび残りビットとし
て入力された‘１’の個数を表わすことで、演算処理速
度を向上させ、回路の具現が簡単になりかつ規則的な構
造を有し得、また、レイアウトの設計時にチップの面積
を減少させ集積度を向上し得る。
【００５８】そこで、被乗数および乗数のビット数が増
加するほど、本発明は演算速度およびチップの面積に対
し優秀な特性を有し、高度のマイクロプロセッサ、演算
装置、およびデータ処理装置に適用する場合、その効率
性が増加するという効果がある。
加するほど、本発明は演算速度およびチップの面積に対
し優秀な特性を有し、高度のマイクロプロセッサ、演算
装置、およびデータ処理装置に適用する場合、その効率
性が増加するという効果がある。
【図１】本発明に係る４入力割り回路図であり、（Ａ）
は４入力割り回路４０のブロック図であり、（Ｂ）は４
入力割り回路４０の真理値表の図であり、（Ｃ）は４入
力割り回路４０の入出力特性を説明するための図であ
る。
は４入力割り回路４０のブロック図であり、（Ｂ）は４
入力割り回路４０の真理値表の図であり、（Ｃ）は４入
力割り回路４０の入出力特性を説明するための図であ
る。
【図２】図１の４入力割り回路４０の詳細回路図であ
る。
る。
【図３】図２の入力感知部４２の詳細回路図である。
【図４】８入力割り回路の実施の形態に一例の回路図で
あり、（Ａ）は８入力割り回路のブロック図であり、
（Ｂ）は８入力割り回路の詳細回路図である。
あり、（Ａ）は８入力割り回路のブロック図であり、
（Ｂ）は８入力割り回路の詳細回路図である。
【図５】８入力割り回路の実施の形態の他の一例の回路
図である。
図である。
【図６】１６入力割り回路の回路図である。
【図７】５入力割り回路の回路図である。
【図８】６入力割り回路の回路図である。
【図９】１５入力割り回路の回路図である。
【図１０】本発明に係る並列乗算器の回路図である。
【図１１】従来の並列乗算器の回路図である。
【図１２】図１１の半加算器および全加算器の回路図で
ある。
ある。
【図１３】３ビットの入力を有するウォーレスツリーの
ブロック図である。
ブロック図である。
【図１４】７ビットの入力を有するウォーレスツリーで
構成された全加算器とその真理表を示す図であり、
（Ａ）はウォーレスツリーのブロック図であり、（Ｂ）
はウォーレスツリーの真理表の図である。
構成された全加算器とその真理表を示す図であり、
（Ａ）はウォーレスツリーのブロック図であり、（Ｂ）
はウォーレスツリーの真理表の図である。
【図１５】１６ビットの入力を有する複数個のウォーレ
スツリーの連結方法を示したブロック図である。
スツリーの連結方法を示したブロック図である。
４０，４０′，７１ ４入力割り回路 ４２ 入力感知部 ５０，５０′ ８入力割り回路 ５１，５１′ 論理演算部 ６１，７０ ２入力割り回路 ６２，７５ ３入力割り回路 ７２，７３ ６入力割り回路 ７４ ５入力割り回路 ＡＤ１〜ＡＤ３６ ＡＤＮゲート
Claims (13)
- 【請求項１】 Ｎビットの被乗数とＭビットの乗数とを
乗算演算する場合、該被乗数の各ビットと乗数の最下位
ビットから最高位ビットまでのビットとをそれぞれＡＮ
Ｄ演算し部分積の演算を行ない、乗算の結果の最下位ビ
ットを出力するＡＮＤゲートを含む複数個（Ｎ×Ｍ個）
のＡＮＤゲートと、 一般の２進数乗算の方式に従い、前記複数個のＡＮＤゲ
ートの出力ビットが１つのビットずつ左側にシフトして
再配置され、それら再配置した出力ビットの中で該当す
る位置の出力ビットおよび前段から出力された割り前ビ
ットを入力し、かつ、割り前ビットと、乗算結果の各ビ
ットに該当する残りビットとを出力する２、３、４入力
割り回路を含む複数個の入力割り回路とから構成され、 前記複数個の入力割り回路の各々は、その入力割り回路
に入力されたビットの個数を２で割った割り前と同数の
割り前ビットを有し、かつ、入力されたビットに包含さ
れた‘１’の個数を２で割った結果の割り前と同数の
‘１’を割り前ビットに与え、残りを残りビットにそれ
ぞれ与えることを特徴とする並列乗算器。 - 【請求項２】 前記入力割り回路の中で乗算結果の中の
次高位ビットを出力する入力割り回路は、その割り前ビ
ットを乗算結果の最高位ビットとして出力することを特
徴とする請求項１に記載の並列乗算器。 - 【請求項３】 ４ビットの入力を有する４入力割り回路
は、入力ビットに包含された‘１’の個数が２つ以上で
あるかを感知し第１割り前ビットを出力する入力感知部
４２と、 前記入力ビットをＡＮＤ演算し第２割り前ビットを出力
するＡＮＤゲート４１と、 前記入力ビットを排他的論理和演算し残りビットを出力
する排他的論理和ゲート４３とから構成されることを特
徴とする請求項１に記載の並列乗算器。 - 【請求項４】 前記入力感知部４２は、一方側が電源電
圧ＶＤＤに連結され、入力ビットに包含された‘１’の
個数が３つ以上であるかを感知する‘０’感知部４２０
と、 一方側が該‘０’感知部の他方側に連結され他方側が接
地されて、入力ビットに包含された‘１’の個数が２つ
以上であるかを感知する‘１’感知部４４０と、 入力端が前記‘０’感知部の他方側と前記‘１’感知部
の一方側とに共通接続し、第１割り前ビットを出力する
インバータ４６０とから構成されることを特徴とする請
求項３に記載の並列乗算器。 - 【請求項５】 前記‘０’感知部４２０は、入力ビット
に包含された‘０’の個数が３つ以上であると、全部タ
ーンオンされるように相互に直列連結した複数個のＰＭ
ＯＳトランジスタを備えたＰＭＯＳトランジスタ部４２
１，４２５，４２９，４３３から構成されることを特徴
とする請求項４に記載の並列乗算器。 - 【請求項６】 前記‘１’感知部は、入力ビットに包含
された‘１’の個数が２つ以上であると、全部ターンオ
ンされるように相互に直列連結した複数個のＮＭＯＳト
ランジスタを備えたＮＭＯＳトランジスタ部４４１，４
４４，４４７，４５０，４５３，４５６から構成される
ことを特徴とする請求項４に記載の並列乗算器。 - 【請求項７】 前記入力割り回路の中で５ビットの入力
を有する５入力割り回路は、４入力割り回路と、該４入
力割り回路から出力した残りビットおよび前記５ビット
中の１つのビットを排他的論理和演算し所定の残りビッ
トを出力する排他的論理和ゲートと、から構成されるこ
とを特徴とする請求項１に記載の並列乗算器。 - 【請求項８】 前記入力割り回路の中で６ビット以上の
入力ビットを有する入力割り回路は、半加算器と同様な
２入力割り回路と、全加算器と同様な３入力割り回路
と、４ビットの入力を有する４入力割り回路と、を入力
ビットの数に合うように選択的に包含させて構成し、２
つ以上の入力回路を相互連結し所定の割り前ビットおよ
び残りビットを出力する論理演算部を付加的に含んでな
ることを特徴とする請求項１に記載の並列乗算器。 - 【請求項９】 前記論理演算部は、２つの入力割り回路
からそれぞれ出力した残りビットを排他的論理和演算し
所定の残りビットを出力する排他的論理和ゲートと、２
入力割り回路からそれぞれ出力した残りビットをＡＮＤ
演算するＡＮＤゲートと、該ＡＮＤゲートの出力ビット
および前記２つの入力割り回路中で１つの入力割り回路
から出力した割り前ビットを論理和演算する論理和ゲー
トと、から構成されることを特徴とする請求項８に記載
の並列乗算器。 - 【請求項１０】 前記入力割り回路の中で８ビットの入
力を有する８入力割り回路は、２つの４入力割り回路
と、該２つの４入力割り回路を相互連結し所定の残りビ
ットおよび割り前ビットを出力する論理演算部と、から
構成されることを特徴とする請求項８に記載の並列乗算
器。 - 【請求項１１】 前記入力割り回路の中で８ビットの入
力を有する８入力割り回路は、２つの４入力割り回路
と、該４入力割り回路からそれぞれ出力した残りビット
を排他的論理和演算し所定の残りビットを出力する排他
的論理和ゲートと、前記４入力割り回路からそれぞれ出
力した残りビットをＮＡＮＤ演算するＮＡＮＤゲート
と、該ＮＡＮＤゲートの出力ビット、前記４入力割り回
路の中で１つの４入力割り回路から出力した割り前ビッ
ト、および４入力割り回路から出力した割り前ビットを
論理和演算し所定の割り前ビットを出力する論理和ゲー
トと、該論理和ゲートに入力される割り前ビットをＡＮ
Ｄ演算し所定の割り前ビットを出力するＡＮＤゲート
と、から構成されることを特徴とする請求項８に記載の
並列乗算器。 - 【請求項１２】 前記入力割り回路の中で１６ビットの
入力を有する１６入力割り回路は、２つの８入力割り回
路と、該２つの８入力割り回路を相互連結し所定の残り
ビットおよび割り前ビットを出力する論理演算部と、か
ら構成されることを特徴とする請求項８に記載の並列乗
算器。 - 【請求項１３】 前記入力割り回路の中で１５ビットの
入力を有する１５入力割り回路は、３入力割り回路と、
４入力割り回路と、８入力割り回路と、該８入力割り回
路および前記４入力割り回路を連結し所定の割り前ビッ
トを出力する第１論理演算部と、該第１論理演算部から
出力した残りビットおよび前記３入力割り回路の出力ビ
ットを論理演算し所定の割り前および残りビットを出力
する第２論理演算部と、から構成されることを特徴とす
る請求項８に記載の並列乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940022847A KR0152911B1 (ko) | 1994-09-10 | 1994-09-10 | 병렬승산기 |
| KR94P22847 | 1994-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08179930A JPH08179930A (ja) | 1996-07-12 |
| JP2700876B2 true JP2700876B2 (ja) | 1998-01-21 |
Family
ID=19392480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7231788A Expired - Fee Related JP2700876B2 (ja) | 1994-09-10 | 1995-09-08 | 並列乗算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5798956A (ja) |
| JP (1) | JP2700876B2 (ja) |
| KR (1) | KR0152911B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066178A (en) * | 1996-04-10 | 2000-05-23 | Lsi Logic Corporation | Automated design method and system for synthesizing digital multipliers |
| US5883825A (en) * | 1997-09-03 | 1999-03-16 | Lucent Technologies Inc. | Reduction of partial product arrays using pre-propagate set-up |
| US6167421A (en) * | 1998-04-09 | 2000-12-26 | Teranex, Inc. | Methods and apparatus for performing fast multiplication operations in bit-serial processors |
| US6490608B1 (en) * | 1999-12-09 | 2002-12-03 | Synopsys, Inc. | Fast parallel multiplier implemented with improved tree reduction schemes |
| EP1308836A1 (en) * | 2001-10-31 | 2003-05-07 | Motorola, Inc. | Adder tree structure with reduced carry ripple adder stage |
| US7526518B2 (en) | 2004-10-13 | 2009-04-28 | Cisco Technology, Inc. | Galois field multiplication system and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1076186A (en) * | 1962-11-01 | 1967-07-19 | Gen Precision Inc | Improvements in or relating to digital computing circuits |
| US3506817A (en) * | 1967-02-24 | 1970-04-14 | Rca Corp | Binary arithmetic circuits employing threshold gates in which both the sum and carry are obtained in one gate delay interval |
| US3691359A (en) * | 1970-07-28 | 1972-09-12 | Singer General Precision | Asynchronous binary multiplier employing carry-save addition |
| US3950636A (en) * | 1974-01-16 | 1976-04-13 | Signetics Corporation | High speed multiplier logic circuit |
| US3900724A (en) * | 1974-02-11 | 1975-08-19 | Trw Inc | Asynchronous binary multiplier using non-threshold logic |
| US3914589A (en) * | 1974-05-13 | 1975-10-21 | Hughes Aircraft Co | Four-by-four bit multiplier module having three stages of logic cells |
| US4369500A (en) * | 1980-10-20 | 1983-01-18 | Motorola Inc. | High speed NXM bit digital, repeated addition type multiplying circuit |
-
1994
- 1994-09-10 KR KR1019940022847A patent/KR0152911B1/ko not_active IP Right Cessation
-
1995
- 1995-09-08 JP JP7231788A patent/JP2700876B2/ja not_active Expired - Fee Related
- 1995-09-11 US US08/526,191 patent/US5798956A/en not_active Expired - Fee Related
-
1997
- 1997-11-24 US US08/976,596 patent/US6470371B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0152911B1 (ko) | 1998-10-15 |
| JPH08179930A (ja) | 1996-07-12 |
| US6470371B1 (en) | 2002-10-22 |
| US5798956A (en) | 1998-08-25 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S631 | Written request for registration of reclamation of domicile |
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| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
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