JPS6228089Y2

JPS6228089Y2 -

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Publication number: JPS6228089Y2
Application number: JP1984071146U
Authority: JP
Priority date: 1984-05-16
Filing date: 1984-05-16
Publication date: 1987-07-18
Also published as: JPS601017U

Description

【考案の詳細な説明】本考案は、絶縁ゲート型電界効果トランジスタ
（以下MOSと称する）による演算増幅器に関する
ものである。

更に詳述すれば、Ｃ−MOS構成を使用した演
算増幅器に関するものである。

本考案の第一の目的は、Ｃ−MOSを使用した
構成による演算増幅器の提供にある。

本考案の第二の目的は、その上記演算増幅器、
その演算増幅器を構成する差動増幅器等のアナロ
グ回路が通常のMOS製造プロセスで容易にモノ
リシツクに製造されるそのモノリシツク化の容易
性にある。

最近、飛躍的なデイジタル部のMOS化の著し
い中で、アナログ部をそのMOS製造プロセスの
余り変更なく、できれば全くプロセスの変更を与
えずに構成できれば、各種アナログ回路とデイジ
タル回路が同一MOSチツプに集積され、価格、
信頼性、設計の容易性、応用性から理想的な構成
となる。Ｃ−MOSは通常オフ・ロジツクである
ためにトランジエントステイトのみ電力を消費す
る極めて低消費電力の素子構成である。

スイツチングレベルにしてもMOSのスレツシ
ユホルドで決まるために一方がONすれば他方は
OFFするといつた具合に安定であつてそのOFF
インピーダンスが極めて高いために論理振動が電
源電圧まである。更に入力バイアス電流にしても
絶縁ゲートであるためにMOSは10^-12A程度であ
り、演算増幅器の理想的な高入力インピーダンス
が達成される。

本考案はこのことに鑑みてＣ−MOSを使用し
た演算増幅器を提供せんとするものである。

第１図に掲げられるMOSの電流、電圧特性は
第２図のようにそのゲートＧ−ソースＳ間電圧Ｖ
_GSを一定に保ち、ドレインＤ−ソースＳ間電圧Ｖ
_DSを変えてＤ・Ｓ間電流Ｉ_DSをとると、MOSの
スレツシユホルド電圧をＶ_GTとすれば、Ｖ_DS＝Ｖ
_GS−Ｖ_GTを境界にして不飽和領域Ａ、飽和領域Ｂ
が観測される。Ｂは第一次近似でＶ_DSの線型変化
領域であつて、例えば第３図に示されるように負
荷直線ＬがＶ_GS＝Ｖ_G2SのＩ_DS＝Ｖ_D2Sなる点で交
わつている時、Ｖ_GS＝Ｖ_G2S＋（Ｖ_G1S−Ｖ_G2S）の
信号が入ると、Ｖ_DS＝Ｖ_D1Sに、又Ｖ_GS＝Ｖ_G2S＋
（Ｖ_G3S−Ｖ_G2S）の信号が入るとＶ_DS＝Ｖ_D3Sにな
ることによつて、ゲートに入る信号をドレインで
線型増幅することができる。又、別の見方をすれ
ば、第２図のＢは電流の飽和する、すなわち電流
飽和領域である。この２つの基本的な特性を好妙
に使い、目的とする演算増幅器を構成する。

本考案の演算増幅器は、第４図に示されるよう
に基準電圧源Ｃ、及びその電圧を受ける定電流バ
イアス部Ｄ、入力部ミラー・ペア差動段Ｅ及び
Ｆ，Ｅ及びＦの差動出力をレベル・シフトしつつ
増幅するレベルシフト増幅段Ｇ、その出力をさら
に増幅し所望の低インピーダンスで出力する出力
段Ｈとから構成される。Ｅ及びＦにＤの出力は直
列に接続され、全体として差動増幅器を構成す
る。基準電圧源Ｃを入れる理由は、演算増幅器に
おける電源電圧変動、温度変動を極めて小さくさ
せるためである。例えばＥおよびＦに生ずるオフ
セツト電圧の電源、温度による変動は安定な基準
電圧源Ｃと、定電流バイアス部Ｄにより大幅に改
善することができる。このような構成を具体化し
た第１例が第５図に示してある。

第５図はＶ_DD−Ｖ_g−Ｖ_SS二電源構成の演算増
幅器である。第５図について順次説明しよう。

基準電圧源Ｃは中間電圧Ｖ_gに対して基準電圧
を発生させる。電源変動、温度変動に対して安定
であるように、その電圧は発生させねばならな
い。又、中間電圧Ｖ_gがＶ_DDとＶ_SSの丁度中間の
電位でなくとも安定な回路構成を設定する。この
要請とMOSのみで構成するために基準電圧は
MOSのスレツシユホルドの差を中間電圧Ｖ_gに対
し発生させる形式とする。

Ｎチヤンネルトランジスタ１及び２は全く同じ
特性の素子であつて、Ｖ_DD−Ｖ_SS＝Ｖ_ddとする
と、その出力はＶ_SSを基準としてＶ_dd−Ｖ_gとな
る。Ｎチヤンネルトランジスタ３及び４はコンダ
クタンス係数は等しいがスレツシユホルドが違
い、そのスレツシユホルドを３はＶ_TNとするとそ
の出力Ｖ_stはＶ_st＝Ｖ_TN−Ｖ_GTN＋Ｖ_gとなる。こ
のスレツシユホルドの違うＮチヤンネルトランジ
スタの製造はイオン打ち込みでチヤネルドーピン
グすることによつて造られる。通常のＣ−MOS
は低濃度N^-基盤にP^-層が形成されているため、
そもそもP^-層を所望のＶ_TNとなるように比較的
高濃度とし、Ｖ_GTNを得るためには、例えば³¹P⁺
をチヤネルドーピングでゲートから打ち込んで造
ることができる。その時、３，４を同じゲート膜
厚、ほぼ等しいチヤネル長、チヤネル幅にしてあ
れば、３，４のトランジスタはコンダクタンス係
数のほぼ等しい、スレツシユホルドの違うトラン
ジスタとすることができ、又、温度特性もスレツ
シユホルドのシフトがネツトな打ち込み量を
Nnet、電荷素量を、単位ゲート容量をCoxとする
とｐＮｎｅｔ／Ｃｏｘで与えられるために同等であると
見て良く、コンダクタンス係数も同等であると見てさし
つかえない。

ところが逆にP^-層を低濃度とし、¹¹B⁺チヤネ
ルドーピングで高いスレツシユホルドを得る方法
はその方法が非常に構造敏感であつて、コンダク
タンス係数、スレツシユホルドがその構造敏感性
を反映し、３，４のトランジスタのコンダクタン
ス係数を理論的、実験的に補正して等しくするこ
とは難しい。またゲート膜厚を３で厚く、４で薄
くコントロールする方法は、コンダクタンス係数
はそのジオメトリーで同等にできるとしても、ス
レツシユホルドの温度特性がゲート膜厚に依存す
るためにこれも良くない。結局、最初に述べた方
法で基準電圧を得ることができる。以下、このよ
うなチヤネルドーピングによる低いスレツシユホ
ルドのトランジスタは第５図のようにゲートに破
線をそえて表わすことにする。又、Ｃの回路にお
いてＮチヤネルトランジスタを採用したのは、通
常のＣ−MOSではＰチヤネルトランジスタのサ
ブストレートN^-が共通であつて、電源に浮かす
ことができるサブストレートはP^-だけだからで
ある。さらに１，２のトランジスタの特性を一致
させるためにはボデイ効果を生じない。サブスト
レートソースの共通な使用が必要だからである。
ところでＣの回路構成は第６図のようにしても同
様に行なうことができる。この回路では１８，２
０のＮチヤネルトランジスタのコンダクタンス係
数の比と１９，２１のＰチヤネルトランジスタの
コンダクタンス係数の比を一致させることによ
り、１９，２１のＰチヤネルトランジスタのスレ
ツシユホルドの差を基準電圧として発生させるこ
とができる。この場合もスレツシユホルドの違つ
たものを造るためにはそもそも高濃度のN^-基盤
を採用し、低いスレツシユホルドのトランジスタ
を造るためには例えば¹¹B⁺によりチヤネルドーピ
ングする。或いはチヤネルドーピングを１９，２
１両方に施し、そのドーピング量を１９と２１で
変えてももちろん良い。このことは第５図におけ
る３，４についても言えることである。又、１
８，２０のトランジスタはゲートに破線をそえな
い高いスレツシユホルドのものであつても良い
し、Ｖ_gがＶ_ｄｄ／２の時は第５図においてはＮチヤネ
ルトランジスタ１，２は省略し、３のＮチヤネルト
ランジスタのゲート電位をＶ_gとすることができ
る。

次にＣ部基準電圧を受けてＤ部定電流バイアス
回路は、その基準電圧を中間電圧Ｖ_gを基準とし
た値からＶ_SSを基準とした値に変換し、差動増幅
器Ｅ，Ｆの定電流源９のゲート電位を一定に保ち
良好な定電流バイアスを達成する。

Ｎチヤネルトランジスタ５及び７のコンダクタ
ンス係数の比とＰチヤネルトランジスタ６及び８
のコンダクタンス係数の比を一致させることによ
り、定電流源Ｎチヤネルトランジスタ９のゲート
電圧はＶ_SSを基準としてＶ_TN−Ｖ_GTNとなる。こ
のようにするためにはスレツシユホルドを予めＶ
_TN＞2V_GTNとするように選ぶ必要がある。Ｖ_G＝
Ｖ_TN−Ｖ_GTNとしたことによつて定電流源９のゲ
ート電位が、電源変動、温度変動に対して安定で
あつて、その定電流性は非常に安定となる。この
トランジスタの定電流性が効果的に発揮されるた
めには、第２図Ｂ定電流性が良くなるようにＶ_TN
−2V_GTNが演算増幅器の速度、すなわちスルーレ
イトを所望の値より落とさない範囲で少なくする
ことが必要である。

次にＥ，Ｆ，及びトランジスタ９を含めた差動
増幅段は、本考案の最も特徴とする回路であり、
演算増幅器の性能はこの回路に依存するといつて
も過言ではない。Ｎチヤネルトランジスタ１０及
び１２、Ｐチヤネルトランジスタ１１及び１３は
それぞれ特性の全く等しいミラーペアーの素子で
ある。従つて１２のゲート電圧すなわち反転入力
Ｖ_I，１０のゲート電圧、すなわち非反転入力Ｖ_N
_Ｉが等しい同相入力の時は、それぞれの出力Ｖ_DI
とＶ_DNIが等しくなつている。Ｐチヤネルトラン
ジスタ１１のゲート・ドレインが接続され、さら
にそれが１３のゲートとも接続されているために
ミラーペアーの１１，１３はともに第２図Ｂの領
域にあるからである。しかも同相入力は出力とし
て増幅されない。なぜなら、定電流源９に流れ込
む電流は一定であり、その半分ずつが、１１，１
３から流れ出すから、１１，１３の実効ゲート電
圧は一定であり、従つて、Ｖ_DNI，Ｖ_DIが一定と
なるからである。

又、Ｖ_NI＝Ｖ_I＋αとなる入力が入つた場合
は、Ｖ_NI＝（Ｖ_I＋α／２）＋α／２，Ｖ_I＝（Ｖ_I＋α
／２）−α／２のようにα／２の同相、α／２の差動入力と考えられ、
１２の実効ゲート電位増加は−α／２，１０の実効ゲート電位増加はα／２、従つて１０，１１のコンダクタンス係数がほぼ等しい時は１１、すなわち１３の
実効ゲート電位増加もα／２となることによつて、１２，１３のドレイン接続端子の電圧Ｖ_DIは１２の
トランジスタに電流をもつと流し込み、１３のト
ランジスタからはもつと流さないように移動し、
そのシンク・ソースの一致する点で平衡となる効
果的な差動入力の増幅をする。それは、第３図に
おけるＬの代わりに、Ｖ_GS＝Ｖ_G2Sのトランジス
タ曲線をＶ_DS＝Ｖ_ddの点から対称に描き、それを
負荷曲線としたことにほぼ他ならず、Ｌの傾きが
ほぼ零であるような構成であり、そのＶ_GIS〓Ｖ_G
_2S−αなる信号が増幅されたことになるからであ
る。従つて、この差動増幅器の同相抑圧比は高
く、さらに、定電流源９のゲート電圧が電源変
動、温度変動に対し安定であるために、同相抑圧
比のそれも安定である。Ｖ_SI，Ｖ_SNIはオフセツ
ト調整用端子で、第７図のように３端子可変抵抗
で調整してもよいし、第８図のように２２，２３
の抵抗を半導体内の拡散抵抗、多結晶シリコン抵
抗等でモノリシツクに構成し、トランジスタ１
１、抵抗２２と、トランジスタ１３、抵抗２３間
とを外部で２端子可変抵抗で調整することもでき
る。

又、第５図においてトランジスタ１０，１２と
トランジスタ９の間に第７図の回路を設けてもよ
い。即ち、トランジスタ１０のソースを第７図の
Ｖ_SNIに、トランジスタ１２のソースを第７図の
Ｖ_SIに接続し、トランジスタ９のドレインを第７
図のＶ_DDに接続しても同様の効果が得られる。

又、このようなオフセツト電圧をそもそも低く
押える設計上の工夫も大切である。例えば、素子
１０，１２を例にとると、それは第９−ａ図を改
善した第９−ｂ図に示されるように素子を２つづ
つ点対称に配置することによつて、素子の特性を
決めるコンダクタンス係数（移動度、ゲート膜
厚、チヤネル長、チヤネル幅）、スレツシユホル
ド、それに、第２図Ｂ領域の∂Ｖ_ＤＳ／∂Ｉ_ＤＳＶ_G＝
一定で与えられる飽和抵抗をも、ほぼそろえることができ
る。それは、ウエハー内における特性の分布の偏
りを補正することができるからである。さらに素
子のパターン上の問題の上に、もう一点、演算増
幅器のスルー・レイトを所望の値より落とさない
範囲で、差動増幅段の定電流値を小さく、すなわ
ち定電流源９の実効ゲート電圧Ｖ_TN−2V_GTNを小
さく押えることである。又、９のゲート電圧が一
定に保たれていることと、コンダクタンス係数が
第９−ｂ図の考慮からばらつきが低く押えられる
ことで、オフセツト電圧の電源変動、ひいては電
源変動除去比も向上させることができる。温度変
動もコンダクタンス係数のばらつきが低く押えら
れること、９の実効ゲート電圧電圧が小さくされ
ていることから向上させることができる。さら
に、差動入力素子がＮチヤネルトランジスタであ
ることから、下は2V_GTNのやや下から上はＶ_DDの
ほぼ上までの入力を入れることができる。さらに
下をＶ_GTNのやや下までの入力に向上させるため
には、ボデイ効果によるスレツシユホルドの増減
から来るオフセツトの変動をあまり問題としなけ
れば、第１０図の如く２４，２５のサブストレー
トをＶ_SSにすることができる。

次に、差動増幅段の出力を受けてレベル・シフ
ト回路Ｇは差動出力のレベルをシフトしつつ、さ
らに増幅する。同時に、差動増幅部、定電流源、
レベル・シフト回路を含む系全体としての変動、
例えば温度、電源の変動は、増幅しない。なぜな
ら、それらの要因に対してＮチヤネルトランジス
タ１４，Ｐチヤネルトランジスタ１５がそれぞれ
のソースからドレイン方向に見て同方向に変動す
るために、出力Ｖ_Lが変化しないからである。
又、ここでも、増幅の仕方は第３図においてＶ_GS
＝Ｖ_G2Sのトランジスタ曲線をＶ_DS＝Ｖ_ddの点か
ら対称に描き、その曲線に対してＶ_GS＝Ｖ_G2Sの
曲線を負荷曲線としたことにほぼ他ならず、その
増幅率は高い。

最後に、Ｖ_Lの出力を受けて出力バツフアを構
成するＮチヤネルトランジスタ１６、Ｐチヤネル
トランジスタ１７のインバータが入力を増幅しつ
つ出力する。１６，１７とも高いスレツシユホル
ドとしたのは、出力V₀の線型増幅の範囲を広げ
るためで、出力インピーダンスを下げる方に重点
が置かれるならば、チヤネル長を他の増幅段より
小さくするか、或いは第１１図のように２６，２
７をチヤネル・ドーピングによる低いスレツシユ
ホルドにすることができる。さらに出力回路のゲ
インを犠牲にしても低インピーダンス出力とする
ためには、第１２図のように、２８，２９Ｎチヤ
ネルトランジスタによるソース・フオロワー出力
構成ができる。この２９のサブストレートはソー
スと共通にしなくともＶ_SSに接続することでほぼ
同様の効果を得ることができる。

又、Ｃ−MOSではＮチヤネルサブストレート
を形成するP^-層を使つてコレクタ接地Ｎ_PNのエ
ミツタフオロア回路が同時に造られるため、これ
に抵抗体として拡散或いは多結晶シリコンを接続
するか、例えば第１２図２８の如くＮチヤネル
MOSを負荷とする等して低インピーダンスエミ
ツタフオロア出力回路も可能である。

第５図の演算増幅器を差動増幅器として用い、
Ｖ_pとＶ_I，Ｖ_NI間で帰還をかけない構成ならば問
題はないが、帰還をかける形式で問題となるのは
発振に対する安定性である。周波数補正コンデン
サーをつけて補正する場合には、第１３図ａ、第
１３図ｂのように３０，３１のコンデンサーをつ
けることで補正される。もちろん、３０のＶ_DDは
Ｖ_SS或いはＶ_gに替え得る。又、３１の方が３０
に比べて同じ周波数補正ではレベルシフト段の増
幅率分の１にほぼ容量を小さくできる。さらに、
ボルテージ・フオロワーのように最も発振の起り
易い場合には、出力回路のゲインを犠牲にして直
接Ｖ_Lを出力としたり、或いは出力回路のチヤネ
ル長を他の増幅段より小さくとるか、若しくは第
１１図のように増幅する範囲をかなり狭くしてゲ
インを下げたり、第１２図のように出力回路ゲイ
ンを小さく、例えば１にしてしまつたりすれば、
さらに補正容量は出力回路のゲイン分の１に小さ
くできる。この場合で第１３図ｂの形をとるもの
と、例えばＶ_pからＶ_Iに容量帰還するなどの補正
の場合では、その補正用コンデンサーを第１４図
の如くMOS型容量でモノリシツクに造り込むこ
とができる。第１４図においては、３２はN^-基
盤で３３はP⁺高濃度領域、３４はゲート酸化
膜、３５は配線用のメタル例えばアルミニウム、
３６はP⁺領域とのコンタクトで、アルミニウ
ム、基盤の半導体例えばシリコンとのアロイ形成
領域である。この容量の分布は集中定数で表わす
と、第１５図のように形成されるが、容量３７
は、その単位面積容量が、ゲート酸化膜の誘電率
をεox，膜厚をτとすると、Eox／τで与えられ
るから、τを小さくすれば容量は大きくなるが、
チヤネルドーピングに適する膜厚はほぼ1000Å内
外以下であるために、他のMOSトランジスタ素
子のゲート膜形成時に同時に造り込むことがで
き、又容量３８はP⁺拡散層が通常１〜数μであ
つて、基盤例えばシリコンの誘導率がゲート膜の
それに比して大といえども、３２の基盤濃度がそ
れ程高くないために３７＞３８である。従つて、
第１５図における端子３５，３６は、第１３図−
ｂの場合ではＶ_DI，Ｖ_Lどちらにしても良く、３
５がＶ_DIに３６がＶ_Lの時は１５のトランジスタ
と共通に造ることができる。ドレインが３３にゲ
ートが３５になるからである。又、容量３８の寄
生が問題となる時は、３５はＶ_Lに、３６はＶ_DI
とする方が良く、又入力に容量帰還する形式で
は、３５はＶ_pに、３６はＶ_Iにする方が良い。通
常のＣ−MOSでは又、容量としてＮチヤネル領
域も使用することが出来、第１４図で３２をP^-
に３３をN⁺にすればできる。

ところで、第５図から第１５図までの本考案の
演算増幅器は又、通常のＣ−MOSがN^-基盤上に
製造されるのをP^-基盤に代えて製造しても何ら
そこなわれるものではない。その時は、拡散形式
をＰをＮに、ＮをＰにし、コンダクタンスの形式
をＰチヤネルはＮチヤネルに、ＮチヤネルはＰチ
ヤネルに各々代えるだけである。

又、Ｅ，Ｆ，Ｇ，Ｈはチヤネルドーピングを
Ｐ，Ｎいずれか若しくはＰ，Ｎ両方ともしない
MOSトランジスターでも構成はできるし、チヤ
ネルドーピングにしてもＰチヤネル若しくはＮチ
ヤネルのみの一方だけで第５図から第１５図まで
の本考案を製造し得る。

例えば、イオン打ち込みは¹¹B＋だけにしてＣ
回路を第６図で構成し、Ｎチヤネルのゲート破線
をとり、そもそもＰチヤネルのチヤネルドーピン
グに合わせて低いスレツシユホールドのものを造
る類である。

雑音に対する安定性を向上させるためには、ト
ランジスタのゲート膜厚を薄く、ゲート面積を大
きくとることである。ゲート膜厚を薄くすること
は飽和抵抗を向上させることからゲインも高くな
り、ゲート面積を大きくとることは、やはり飽和
抵抗がチヤネル長の増大に伴つて向上することか
らゲインを高くする。Ｃ−MOSによる３段増幅
段構成では、演算増幅器はゲート膜厚1000Å内外
以下、チヤネル長をマスク上で10μ以上とデイジ
タルのロジツクサイズより大きく基盤濃度を
10¹⁴／cm³以上とするアルミゲートトランジスタ構
成で、オープンループゲインを10⁴倍以上とるこ
とができるし、電源電圧も素子の電気的絶縁を施
すダイオードの逆方向リークを減少させるために
そのストツパー間隔を２μ以上とすれば5V以上
の構成となる。

又、上記本考案は差動増幅器として使用するこ
とができ、その使い方は、Ｃ或いはＤと合わせ
て、若しくは適当なバイアス回路と９のみ含めて
単独に差動段のみの使い方、レベルシフト回路ま
で含めての使い方、出力回路まで含めての使い方
の他、レベルシフト段の出力に差動段を接続して
の使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。
又、コンパレーターとして、二信号を比較するこ
とにも使用できるし、Ｖ_DD以上の入力電圧は、ボ
ルテージフオロアーではカツトする、いわば整流
器としても使用できる。

次に、Ｖ_DD−Ｖ_SS一電源使用の演算増幅器は、
第５図或いは第６図における基準電圧源Ｃ，Ｄを
それぞれ第１６図、第１７図の様にすることで可
能である。第１６図においては、第５図における
全く特性の等しいＮチヤネルトランジスタ１，２
のうち１のゲートをドレインと接続することで内
部に中間電圧をつくり、５のソースをこれと接続
し、５による電流の増加を５と全く特性の等しい
３９を新たに１と並列させて接続することでその
中間電圧を安定化させている。なぜなら、５の実
効ゲート電圧は３９の実効ゲート電圧になるから
である。第１７図においては、全く特性の等しい
４０，４１のＮチヤネルトランジスタで中間電圧
をつくり、５のソースをこれと接続し、５による
電流の増加を５と全く特性の等しい４２を新たに
４０と並列させて接続することでその中間電圧を
安定化させている。この第１６図、第１７図にお
いても先述した注意、すなわちN^-基盤からでは
なくP^-基盤でMOSを造つた場合のこと、さらに
チヤネルドーピングの施し方の有無は有効であ
る。例えば、第１６図、第５図のＦ，Ｅ，Ｇ，Ｈ
においてイオン打ち込みとして、例えば³¹P⁺のみ
を使用し、Ｐチヤネルトランジスタのゲートの破
線をとり、チヤネルドーピングされるＮチヤネル
トランジスタのスレツシユホルドに合わせてＰチ
ヤネルトランジスタのスレツシユホルドを合わ
せ、N^-基盤の濃度を決定するとか、第１７図に
おいて、４０，４１はチヤネルドーピングしない
Ｎチヤネルトランジスタとするとか、或いは第１
７図、第５図のＥ，Ｆ，Ｇ，Ｈにおいて、イオン
打ち込みとして、例えば¹¹B⁺のみを使用し、Ｎチ
ヤネルトランジスタのゲート破線をとり、チヤネ
ルドーピングされるＰチヤネルトランジスタのス
レツシユホルドに合わせて、Ｎチヤネルトランジ
スタのP^-層の濃度を決定する類である。又、こ
のような一電源使用ができると、微小信号の増幅
で外部Ｇ_NDをＶ_DDとする非常に興味ある構成がと
れる。又、先述した差動増幅器、コンパレータ、
整流器等の使用ももちろん可能である。

いずれにしても、上記本考案によつて、Ｃ−
MOSによる差動、演算、コンパレータ、整流等
のアナログ回路が論理回路等のデイジタル回路と
同一MOSチツプ上にモノリシツクに造ることが
できる。更に、本考案では差動増幅段を構成する
トランジスタ１１，１３のゲート電極を、一方の
トランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で動作させることが
できる。しかも、両トランジスタのゲート電極が
共通接続されていることから、飽和領域でのドレ
イン電流がほぼゲート電圧のみに依存する性質に
より両トランジスタのドレイン電流が等しくな
り、この結果、トランジスタ１０，１２はゲート
電圧が相異しても等しい電流が流れるようにドレ
イン電圧を変化させるように作用するので差動増
幅段の出力Ｖ_DIは大きな利得を得ることができ
る。

【図面の簡単な説明】

第１図はMOSを表わす図。第２図は第１図
MOSの電流−電圧特性を示す図。第３図は１，
２図MOSの増幅の方法を示す図。第４図は本考
案の演算増幅器の説明図。第５図は本考案の演算
増幅器の一具体例。第６図〜第１５図は第５図本
考案の演算増幅器の他の具体例、バリエーシヨ
ン、あるいは説明図。第１６図、及び第１７図は
本考案の演算増幅器のもう一つの具体例。Ｇ……ゲート、Ｓ……ソース、Ｄ……ドレイ
ン、Ｉ_DS……ドレイン・ソース間電流、Ｖ_DS……
ドレイン・ソース間電圧、Ｖ_GS……ゲート・ソー
ス間電圧、Ｖ_GS−Ｖ_GT……不飽和(A)，飽和(B)領域
の境界のドレイン・ソース間電圧、Ｌ……負荷直
線、Ｃ……基準電圧源、Ｄ……低電流バイアス
部、Ｅ，Ｆ……入力ミラーペアー差動段、Ｇ……
レベルシフト増幅段、Ｈ……出力段、Ｖ_DD，Ｖ_SS
……電源のプラス・マイナス電位、Ｖ_I，Ｖ_NI…
…反転，非反転入力電圧或いはその端子、Ｖ_g…
…中間電圧電位或いはその端子、Ｖ_ST……基準電
圧或いはその端子、Ｖ_G……定電流源のゲート電
圧或いはその端子、Ｖ_DI，Ｖ_DNI……反転，非反
転入力部トランジスタのドレイン電圧或いはその
端子、Ｖ_SI，Ｖ_SNI……Ｅ，Ｆ差動段Ｐチヤネル
トランジスタのソース電圧或いはその端子、Ｖ_L
……レベル・シフト段出力電圧或いはその端子、
Ｖ_p……出力段電力或いはその端子、S₁₀，G₁₀，
D₁₀……Ｎチヤネルトランジスタ１０の各ソー
ス・ゲート・ドレイン、S₁₂，G₁₂，D₁₂……Ｎチ
ヤネルトランジスタ１２の各ソース・ゲート・ド
レイン、１〜５，７，９，１０，１２，１４，１
６，１８，２０，２４〜２６，２８，２９，３
９，４０〜４２……Ｎチヤネルトランジスタ、
６，８，１１，１３，１５，１７，１９，２１，
２７……Ｐチヤネルトランジスタ、２２，２３…
…モノリシツクに造られる抵抗、３０，３１……
コンデンサー、３２，３３……N^-，P⁺拡散層、
３４……ゲート酸化膜、３５……ゲート上メタル
配線、３６……３３とのコンタクト、３７，３８
……モノリシツクに形成されるコンデンサー。

Claims

【実用新案登録請求の範囲】

少なくとも基準電圧源、定電流バイアス部、及
び差動増幅段よりなる増幅器において、前記基準
電圧源、定電流バイアス部、及び差動増幅段を構
成する能動素子はすべて同一半導体基板上に形成
されたMOSトランジスタによつて構成され、前
記定電流バイアス部は前記差動増幅段と第２の電
源電位の間に直列接続される定電流源トランジス
タを有し、前記定電流源トランジスタのゲート電
極には前記基準電圧源の出力電圧に基づく電圧が
印加され、前記差動増幅段は、第１導電型の第１
のMOSトランジスタと第２導電型の第２のMOS
トランジスタよりなる第１の直列回路と前記第１
導電型の第３のMOSトランジスタと前記第２導
電型の第４のMOSトランジスタよりなる第２の
直列回路を第２の電源電位と前記定電流源トラン
ジスタの間に並列接続してなり、前記第１の
MOSトランジスタと前記第３のMOSトランジス
タのゲート電極は共通接続されて前記第１の
MOSトランジスタのドレイン電極に接続され、
電流飽和領域で作動され、前記第２のMOSトラ
ンジスタ及び前記第４のMOSトランジスタのゲ
ート電極はそれぞれ反転入力及び非反転入力とな
ると共にそれぞれ同一中心に対して点対称に配置
された２個づつのソース・ドレインゲート電極よ
り形成されることを特徴とする演算増幅器。