JPH0437207A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH0437207A JPH0437207A JP2402453A JP40245390A JPH0437207A JP H0437207 A JPH0437207 A JP H0437207A JP 2402453 A JP2402453 A JP 2402453A JP 40245390 A JP40245390 A JP 40245390A JP H0437207 A JPH0437207 A JP H0437207A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[0001]
本発明は、絶縁ゲート型電界効果トランジスタ(以下M
O3と称する)による演算増幅器に関するものである。 [0002] 更に記述すれば、C−MO3構成を使用した演算増幅器
に関するものである。 [0003]
O3と称する)による演算増幅器に関するものである。 [0002] 更に記述すれば、C−MO3構成を使用した演算増幅器
に関するものである。 [0003]
最近、飛躍的なデジタル部のMOS化の著しい中で、ア
ナログ部をそのMO5製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき各種アナ
ログ回路とデジタル回路が同−MOSチップに集積され
、価格、信頼性、設計の容易性、応用性から理想的な構
成が求められている。 [0004]
ナログ部をそのMO5製造プロセスの余り変更なく、で
きれば全くプロセスの変更を与えずに構成でき各種アナ
ログ回路とデジタル回路が同−MOSチップに集積され
、価格、信頼性、設計の容易性、応用性から理想的な構
成が求められている。 [0004]
C−MOSは通常オフ・ロジックであるためにトランジ
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。 [0005] スイッチングレベルにしてもMOSのスレッシュホルド
で決まるために一方がONすれば他方はOFFするとい
った具合に安定であってそのOFFインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流に想的な高入力インピーダンスが達成され
る。 [0006] 本発明はこのことに鑑みてC−MOSを使用した演算増
幅器を提供せんとするものである。 [0007]
ェントステイトのみ電力を消費する極めて低消費電力の
素子構成である。 [0005] スイッチングレベルにしてもMOSのスレッシュホルド
で決まるために一方がONすれば他方はOFFするとい
った具合に安定であってそのOFFインピーダンスが極
めて高いために論理振動が電源電圧まである。更に入力
バイアス電流に想的な高入力インピーダンスが達成され
る。 [0006] 本発明はこのことに鑑みてC−MOSを使用した演算増
幅器を提供せんとするものである。 [0007]
図1に揚げられるMOSの電流、電圧特性は図2のよう
にそのゲートG−ソースS間電圧vGsを一定に保ち、
ドレインD−ソースS間電圧■DSを変えてD−3開電
流■Dsをとると、MOSのスレッシュホルド電圧をV
GTとすれば、V DS”” V似てVDSの線型変化
領域であって、例えば図3に示されるように負荷直線り
がVが入ると■Ds=■D3sになることによって、ゲ
ートに入る信号をドレインで線型増幅することができる
。又、別の見方をすれば、図2のBは電流の飽和する、
すなわち電流飽和領域である。この2つの基本的な特性
を巧妙に使い、目的とする演算増幅器を構成する。 [0008]
にそのゲートG−ソースS間電圧vGsを一定に保ち、
ドレインD−ソースS間電圧■DSを変えてD−3開電
流■Dsをとると、MOSのスレッシュホルド電圧をV
GTとすれば、V DS”” V似てVDSの線型変化
領域であって、例えば図3に示されるように負荷直線り
がVが入ると■Ds=■D3sになることによって、ゲ
ートに入る信号をドレインで線型増幅することができる
。又、別の見方をすれば、図2のBは電流の飽和する、
すなわち電流飽和領域である。この2つの基本的な特性
を巧妙に使い、目的とする演算増幅器を構成する。 [0008]
本発明の演算増幅器は、図4に示されるように基準電圧
源C1及びその電圧を受ける定電流バイアス部D、入力
部ミラー・ペア差動段E及びF、E及びFの差動出力を
レベル・シフトしつつ増幅するレベルシフト増幅段G、
その出力をさらに増幅し所望の低インピーダンスで出力
する出力段Hとから構成される。E及びFにDの出力は
直列に接続され、全体として差動増幅器を構成する。基
準電圧源Cをいれる理由は、演算増幅器における電源電
圧変動、温度変動を極めて小さくさせるためである。例
えばEおよびFに生ずるオフセット電源の電源、温度に
よる変動は安定な基準電圧源Cと、定電流バイアス部り
により大幅に改善することができる。このような構成を
具体化した第1列が図5に示しである。 [0009] 図5はVDD V、VGSS二電源種電源構成増幅器
である。図5について順次説明しよう。 [0010] 基準電圧源Cは中間電圧■に対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電圧■2がv
DDとv88の丁度中間の電位でなくとも安定な回路構
成を設定する。この要請とMOSのみで構成するために
基準電圧はMOSのスレッシュホルドの差を中間電圧V
に対し発生させる形式とする。 [0011] Nチャネルトランジスタ1及び2は全く同じ特性の素子
であって、vDD−vSS=■ とすると、その出力は
Vssを基準としてvdd−■註なる。Nチャネルトd ランジスタ3及び4はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを3は■
とするとその出力VstはVst=vTN−■GTN
+N ■となる。このスレッシュホルドの違うNチャネルトラ
ンジスタの製造はイオン打ち込みでチャネルドーピング
することによって造られる。通常のC−MOSょ、31
+ なるように比較的高濃度とし、VGTNを得るためには
、例え(よ P をチャネルドーピングでゲートから打
ち込んで造ることができる。その時、3.4を同じゲー
ト膜厚、はぼ等しいチャネル長、チャネル幅にしてあれ
ば、3.4のトランジスタはコンダクタンス係数のほぼ
等しい、スレッシュホルドの違うトランジスタとするこ
とができ、又、温度特性もスレッシュホルドのシフトが
ネットな打ち込み量をN 電荷素置をP、単位ゲート
容量をCとすると、Nnet/Cox″″rあるnet
’ OX
ために同等であると見て良く、コンダクタンス係数も同
等であると見てさしつかえない。 [0012] ところが逆にP層を低濃度とし、11B+fヤネルドー
ピングで高いスレッシュホルドを得る方法はその方法が
非常に構造敏感であって、コンダクタンス係数、スレッ
シュホルドがその構造敏感性を反映し、3.4のトラン
ジスタのコンダク(J關干’1−d/とUt(ロノ タンス係数を論理的、実験的に補正して等しくすること
は難しい。またゲート膜厚を3で厚く、4で薄くコント
ロールする方法は、コンダクタンス係数はそのジオメト
リ−で同等にできるとしても、スレッシュホルドの温度
特性がゲート膜厚に依存するなめにこれも良くならない
。結局、最初に述べた方法で基準電圧を得ることかでき
る。以下、このようなチャネルドーピングによる低いス
レッシュホルドのトランジスタは図5のようにゲートに
破線をそえて表わすことにする。又Cの回路においてN
チャネルトランジスタを採用したのは、通常のC−MO
SではPチャネルトランジスタのサブストレートNが共
通であって、電源に浮がすことができるサブストレート
はPだけだからである。さらに1.2のトランジスタの
特性を一致させるためにはボディ効果を生じない。サブ
ストレートソースの共通な使用が必要だからである。と
ころでCの回路構成は図6のようにしても同様に行うこ
とができる。この回路では18.20のNチャネルトラ
ンジスタのコンダクタンス係数の比と19.21のPチ
ャネルトランジスタのコンダクタンス係数の比を一致さ
せることにより、19.21のPチャネルトランジスタ
のスレッシュホルドの差を基準電圧として発生させるこ
とができる。この場合もスレッシュホルドの違ったもの
を造るためにはそもそも高濃度のN基盤を採用し低いス
レッシュホルドのトランジスタを造るためには例えば1
1B+によりチャネルドーピングする。或はチャネルド
ーピングを19.21両方に施し、そのドーピング量を
19と21で変えてももちろん良い。このことは図5に
おける3、4についても言えることである。又、18.
20のトランジスタはゲートに破線をそえない高いスレ
ッシュホルドのものであっても良いし、vgがvdd/
2の時は図5においてはNチャネルトランジスター、2
は省略し、3のNチャネルトランジスタのゲート電位を
V とすることができる。 [0013] 次に0部基準電圧を受けてD部定電流バイアス回路は、
その基準電圧を中間電圧Vを基準とした値からv88を
基準とした値に変換し、差動増幅器E、Fの定電流源9
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。 [0014] Nチャネルトランジスタ5及び7のコンダクタンス係数
の比とPチャネルトラ11開’f−4−372υt(t
5ノ ンジスタロ及び8のコンダクタンス係数の比を一致させ
ることにより、定電流源Nチャネルトランジスタ9のゲ
ート電圧は■ssを基準として■TN−TGTNとなる
。このようにするためにはスレッシュホルドを予め■
〉2■GTNとするようにTN 選ぶ必要がある。V=V −V としたことによっ
て定電流源9のゲート電位G TN GTN が電源変動、温度変動に大して安定であって、その定電
流性は非常に安定となる。このトランジスタの定電流性
が効果的に発揮されるためには、図2 B定電流性が良
くなるように■、N−2vG、Nが演算増幅器の速度、
すなわちスルーレイトを所望の値より落さない範囲で少
なくすることが必要である。 [0015] 次にE、F、及びトランジスタ9を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Nチ
ャネルトランジスター0及び12、Pチャネルトランジ
スター1及び13はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って12のゲート電圧すなわち反
転入力V 10のゲート電圧すなわち非反転入力■
N1が等しし)1ゝ 同相入力の時は、それぞれの出力■D1と■DN1が等
しくなっている。Pチャネルトランジスター1のゲート
・ドレインが接続され、さらにそれが13のゲー・トと
も接続されているためにミラーペアーの11.13はと
もに図2 Bの領域にあるからである。しかも同相入力
は出力として増幅されない。なぜなら、定電流源9に流
れ込む電流は一定であり、その半分ずつが、11.13
から流れ出すから11.13の実効ゲート電圧は一定で
あり、従って、■ 、■ が一定となりNI Di るからである。 [0016] と考えられ、12の実効ゲート電位増加は−(α/2)
10の実効ゲート電位増加はα/2、従って10
.11のコンダクタンス係数がほぼ等しい時は11、す
なわち13の実効ゲート電位増加もα/2になることに
よって、12.13のドレイン接続端子の電圧V は1
2のトランジスタに電流をもつと流し込み、■3のトラ
ンジスタからはもつと流さないように移動し、そのシン
ク・ソースの−=56− 致する点で平衡となる効果的な差動入力の増幅をする。 11開平4−37207 (7) それは、図3におけるL の代わりに、V =v のトランジスタ曲線をvDs=
Vddの点から対称に描きGS G2S それを負荷曲線としたことにほぼ他ならず、Lの傾きが
ほぼ零であるような構成であり、その [0017]
源C1及びその電圧を受ける定電流バイアス部D、入力
部ミラー・ペア差動段E及びF、E及びFの差動出力を
レベル・シフトしつつ増幅するレベルシフト増幅段G、
その出力をさらに増幅し所望の低インピーダンスで出力
する出力段Hとから構成される。E及びFにDの出力は
直列に接続され、全体として差動増幅器を構成する。基
準電圧源Cをいれる理由は、演算増幅器における電源電
圧変動、温度変動を極めて小さくさせるためである。例
えばEおよびFに生ずるオフセット電源の電源、温度に
よる変動は安定な基準電圧源Cと、定電流バイアス部り
により大幅に改善することができる。このような構成を
具体化した第1列が図5に示しである。 [0009] 図5はVDD V、VGSS二電源種電源構成増幅器
である。図5について順次説明しよう。 [0010] 基準電圧源Cは中間電圧■に対して基準電圧を発生させ
る。電源変動、温度変動に対して安定であるように、そ
の電圧は発生させねばならない。又、中間電圧■2がv
DDとv88の丁度中間の電位でなくとも安定な回路構
成を設定する。この要請とMOSのみで構成するために
基準電圧はMOSのスレッシュホルドの差を中間電圧V
に対し発生させる形式とする。 [0011] Nチャネルトランジスタ1及び2は全く同じ特性の素子
であって、vDD−vSS=■ とすると、その出力は
Vssを基準としてvdd−■註なる。Nチャネルトd ランジスタ3及び4はコンダクタンス係数は等しいがス
レッシュホルドが違い、そのスレッシュホルドを3は■
とするとその出力VstはVst=vTN−■GTN
+N ■となる。このスレッシュホルドの違うNチャネルトラ
ンジスタの製造はイオン打ち込みでチャネルドーピング
することによって造られる。通常のC−MOSょ、31
+ なるように比較的高濃度とし、VGTNを得るためには
、例え(よ P をチャネルドーピングでゲートから打
ち込んで造ることができる。その時、3.4を同じゲー
ト膜厚、はぼ等しいチャネル長、チャネル幅にしてあれ
ば、3.4のトランジスタはコンダクタンス係数のほぼ
等しい、スレッシュホルドの違うトランジスタとするこ
とができ、又、温度特性もスレッシュホルドのシフトが
ネットな打ち込み量をN 電荷素置をP、単位ゲート
容量をCとすると、Nnet/Cox″″rあるnet
’ OX
ために同等であると見て良く、コンダクタンス係数も同
等であると見てさしつかえない。 [0012] ところが逆にP層を低濃度とし、11B+fヤネルドー
ピングで高いスレッシュホルドを得る方法はその方法が
非常に構造敏感であって、コンダクタンス係数、スレッ
シュホルドがその構造敏感性を反映し、3.4のトラン
ジスタのコンダク(J關干’1−d/とUt(ロノ タンス係数を論理的、実験的に補正して等しくすること
は難しい。またゲート膜厚を3で厚く、4で薄くコント
ロールする方法は、コンダクタンス係数はそのジオメト
リ−で同等にできるとしても、スレッシュホルドの温度
特性がゲート膜厚に依存するなめにこれも良くならない
。結局、最初に述べた方法で基準電圧を得ることかでき
る。以下、このようなチャネルドーピングによる低いス
レッシュホルドのトランジスタは図5のようにゲートに
破線をそえて表わすことにする。又Cの回路においてN
チャネルトランジスタを採用したのは、通常のC−MO
SではPチャネルトランジスタのサブストレートNが共
通であって、電源に浮がすことができるサブストレート
はPだけだからである。さらに1.2のトランジスタの
特性を一致させるためにはボディ効果を生じない。サブ
ストレートソースの共通な使用が必要だからである。と
ころでCの回路構成は図6のようにしても同様に行うこ
とができる。この回路では18.20のNチャネルトラ
ンジスタのコンダクタンス係数の比と19.21のPチ
ャネルトランジスタのコンダクタンス係数の比を一致さ
せることにより、19.21のPチャネルトランジスタ
のスレッシュホルドの差を基準電圧として発生させるこ
とができる。この場合もスレッシュホルドの違ったもの
を造るためにはそもそも高濃度のN基盤を採用し低いス
レッシュホルドのトランジスタを造るためには例えば1
1B+によりチャネルドーピングする。或はチャネルド
ーピングを19.21両方に施し、そのドーピング量を
19と21で変えてももちろん良い。このことは図5に
おける3、4についても言えることである。又、18.
20のトランジスタはゲートに破線をそえない高いスレ
ッシュホルドのものであっても良いし、vgがvdd/
2の時は図5においてはNチャネルトランジスター、2
は省略し、3のNチャネルトランジスタのゲート電位を
V とすることができる。 [0013] 次に0部基準電圧を受けてD部定電流バイアス回路は、
その基準電圧を中間電圧Vを基準とした値からv88を
基準とした値に変換し、差動増幅器E、Fの定電流源9
のゲート電位を一定に保ち良好な定電流バイアスを達成
する。 [0014] Nチャネルトランジスタ5及び7のコンダクタンス係数
の比とPチャネルトラ11開’f−4−372υt(t
5ノ ンジスタロ及び8のコンダクタンス係数の比を一致させ
ることにより、定電流源Nチャネルトランジスタ9のゲ
ート電圧は■ssを基準として■TN−TGTNとなる
。このようにするためにはスレッシュホルドを予め■
〉2■GTNとするようにTN 選ぶ必要がある。V=V −V としたことによっ
て定電流源9のゲート電位G TN GTN が電源変動、温度変動に大して安定であって、その定電
流性は非常に安定となる。このトランジスタの定電流性
が効果的に発揮されるためには、図2 B定電流性が良
くなるように■、N−2vG、Nが演算増幅器の速度、
すなわちスルーレイトを所望の値より落さない範囲で少
なくすることが必要である。 [0015] 次にE、F、及びトランジスタ9を含めた差動増幅段は
、本発明の最も特徴とする回路であり。演算増幅器の性
能はこの回路に依存するといっても過言ではない。Nチ
ャネルトランジスター0及び12、Pチャネルトランジ
スター1及び13はそれぞれ特性の全く等しいミラーペ
アーの素子である。従って12のゲート電圧すなわち反
転入力V 10のゲート電圧すなわち非反転入力■
N1が等しし)1ゝ 同相入力の時は、それぞれの出力■D1と■DN1が等
しくなっている。Pチャネルトランジスター1のゲート
・ドレインが接続され、さらにそれが13のゲー・トと
も接続されているためにミラーペアーの11.13はと
もに図2 Bの領域にあるからである。しかも同相入力
は出力として増幅されない。なぜなら、定電流源9に流
れ込む電流は一定であり、その半分ずつが、11.13
から流れ出すから11.13の実効ゲート電圧は一定で
あり、従って、■ 、■ が一定となりNI Di るからである。 [0016] と考えられ、12の実効ゲート電位増加は−(α/2)
10の実効ゲート電位増加はα/2、従って10
.11のコンダクタンス係数がほぼ等しい時は11、す
なわち13の実効ゲート電位増加もα/2になることに
よって、12.13のドレイン接続端子の電圧V は1
2のトランジスタに電流をもつと流し込み、■3のトラ
ンジスタからはもつと流さないように移動し、そのシン
ク・ソースの−=56− 致する点で平衡となる効果的な差動入力の増幅をする。 11開平4−37207 (7) それは、図3におけるL の代わりに、V =v のトランジスタ曲線をvDs=
Vddの点から対称に描きGS G2S それを負荷曲線としたことにほぼ他ならず、Lの傾きが
ほぼ零であるような構成であり、その [0017]
【数1】
[0018]
なる信号が増幅されたことになるからである。従って、
その差動増幅器の同相抑圧比は高く、さらに定電流源9
のゲート電圧が電源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。vsl、vsN
lはオフセット調整用端子で、図7のように3端子可変
抵抗で調整してもよいし、図8のように22.23の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ11、抵抗22と、トラン
ジスタ13、抵抗23間とを外部で2端子可変抵抗で調
整することもできる。 [0019] 又、図5においてトランジスタ10.12とトランジス
タ9の間に図7の回路を設けてもよい。即ち、トランジ
スタ10のソースを図7のvsNlに、トランジスタ1
2のソースを図7のvslに接続詞、トランジスタ9の
ドレインを図7のV叩に接続しても同様の効果が得られ
る。 [0020] 又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子10.12を例
にとると、それは図9(a)を改善した図9(b)に示
されるように素子を2つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数(移動度
、ゲート膜厚、チャネル長、チャネル幅) スレッシュ
ホルド、それに、図2B領域の(α■Ds/α■Ds)
■G=一定で与えられる飽和抵抗をも、はぼそろえるこ
とができる。それは、ウェハー内における特性の分布の
偏りを補正することができるからである。さらに素子の
パター1J開干4−、j/とUl(ロノ ン上の問題の上に、もう−点、演算増幅器のスルー・レ
イトを所望の値より落さない範囲で、差動増幅段の定電
流値を小さく、すなわち定電流源9の実効ゲートたれて
いることと、コンダクタンス係数が図9(b)の考慮か
らばらつきが低く押えられることで、オフセット電圧の
電源変動、ひいては電源変動除去比も向上させることが
できる。温度変動もコンダクタンス係数のばらつきが低
く押えられることと、9の実効ゲート電圧が小さくされ
ていることから向上させることができる。さらに、差動
入力素子がNチャネルトランジスタであることから、下
は2■ のやや下から上はvDDのほぼ上までの入力を
入れることができる。さらにTN 下をvGTNのやや下までの入力に向上させるためには
、ボディ効果によるスレッシュホルドの増減から来るオ
フセットの変動をあまり問題としなければ、図10の如
く24.25のサブストレートをvssにすることがで
きる。 [0021] 次に、差動増幅段の出力を受けてレベル・シフト回路G
は差動出力のレベルをシフトしつつ、さらに増幅する。 同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してNチャネ
ルトランジスタ14、Pチャネルトランジスタ15がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るなめに出力VLが変化しないからである。又、ここで
も、増幅の仕方は図3において■ =v のトランジス
タ曲線を■Ds=■ddの点から対称に描き、その曲線
にGS G2S 対してVGs=■G2sの曲線を負荷曲線としたことに
ほぼ他ならず、その増幅率は高い。 [0022] 最後に、■Lの出力を受けて出力バッファを構成するN
チャネルトランジスタ16、Pチャネルトランジスタ1
7のインバータが入力を増幅しつつ出力する。 16.17とも高いスレッシュホルドとしたのは、出力
Voの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図11のように2
6.27をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
12のように28.29Nチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この29のサブ
ストレートはソースと共通にしなくともvssに接続す
ることでほぼ同様の効果を得ることができる。 [0023] 又、C−MOSではNチャネルサブストレートを形成す
るP層を使ってコネクタ接地NPNのエミッタフォロア
回路が同時に造られるため、これに抵抗体として拡散或
いは多結晶シリコンを接続するか、例えば図1228の
如くNチャネルMO8を負荷とする等して低インピーダ
ンスエミックフォロア出力回路も可能である。 [0024] 図5の演算増幅器を差動増幅器として用い、Voと■1
、■N1間で帰還をかけない構成ならば問題はないが、
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図13(a)(b)のように30.31のコンデ
ンサーをつけることで補正される。もちろん、30のV
DDはVss或はv2に替え得る。又、31の方が30
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の1にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接■、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図11のように増幅する範囲をかなり狭くし
てゲインを下げたり、図12のように出力回路ゲインを
4Xさく、例えば1にしてしまったりすれば、さらに補
正容量は出力回路のゲイン分の1に小さくできる。 この場合で図13(b)の形をとるものと、例えばVか
ら■1に容量帰還するなどの補正の場合では、その補正
用コンデンサーを図14の如<MO3型容量でモノリシ
ックに造り込むことができる。図14においては、32
はN基盤で33はPM濃度領域、34はゲート酸化膜、
35は配線用のメタル例えばアルミニウム、36はP領
域とのコンタクトで、アルミニウム、基盤の半導体例え
ばシリコンとのアロイ形成領域である。この容量の分布
は集中定数で表わすと、図15のように形成されるカミ
容量37は、その単位面積容量カミゲート酸化膜の誘電
率をεOX、膜厚をγとすると、E o x /γで与
えられるから、χを小さくすれば容量は大きくなるが、
チャネルドーピングに適する膜厚はほぼ100OA内外
以下であるために、他のMOS)ランジスタ素子のゲー
ト膜形成時に同時に造りこむことができ、又容量38は
P拡散層が通常1〜数μであって、基盤例えばシリコン
の誘電率がゲート膜のそれに比して犬といえども、32
の基盤濃度がそれほど高くないなめに37>38である
。従って、図15における端子35.36は、図13
(b)の場合テハ■D1、■、どちらにしても良く、3
5が■、1に36がvLの時は15のトランジスタと共
通に造ることができる。ドレインが33にゲートが35
になるからである。又、容量38の寄生が問題となる時
は、35はVに、36はv、1とする方が良く、又入力
に容量帰還する形式では、35はVoに、36は■1に
する方が良い。通常のC−MOSでは又、容量としてN
チャネル領域も使用することが出来、図14で32をP
−に33をN+にすればてきる。 [0025] ところで、図5から図15までの本発明の演算増幅器は
又、通常のC−MOSがN基盤上に製造されるのをP基
盤に代えて製造しても何らそこなわれるものではない。 その時は、拡散形式をPをNに、NをPにし、コンダク
タンスの形式をPチャネルはNチャネルに、Nチャネル
はPチャネルに各々代えるだけである[0026] 又、E、F、G、HはチャネルドーピングをP、Nいず
れか若しくはP、N両方ともしないMOS)ランジスタ
でも構成はできるし、チャネルドーピングにしてもPチ
ャネル若しくはNチャネルのみの一方だけで図5から図
15までの本発明を製造し得る。 [0027] 例えば、イオン打ち込みは11B+だけにしてC回路を
図6で構成し、Nチャネルのゲート破線をとり、そもそ
もPチャネルのチャネルドーピングに合わせて低いスレ
ッシュホルドのものを造る類である。 [0028] 雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することからゲインを高くする。C−MOSによる3段
増幅段構成では、演算増幅器はゲート膜厚1000A内
外以下、チャネル長をマスク上で10μ以上とデジタル
のロジックサイズより大きく基盤濃度を1014/Cm
3以上とするアルミゲートトランジスタ構成で、オープ
ンループゲインを104倍以上とることができるし、電
源電圧も素子の電気的絶縁を施すダイオードの逆方向リ
ークを減少させるためにそのストッパー間隔を2μ以上
とすれば5v以上の構成となる。 [0029,] 又、上記発明は差動増幅器として使用することができ、
その使い方は、C或いはDと合わせて、若しくは適当な
バイアス回路と9のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、三信号を比較することにも使用でき
るし、■DD以上入力電圧は、ボルテージフォロアーで
はカットする、いわば整流器としても使用できる。 [OC)301 次に、■DD−vSS−電源使用の演算増幅器は、図5
或いは図6における基準電圧源C,Dをそれぞれ図16
、図17の様にすることで可能である。図16において
は、図5における全く特性の等しいNチャネルトランジ
スタ1.2のうち1のゲートをドレインと接続すること
で内部に中間電圧をつくり、5のソースをこれと接続し
、5による電流の増加を5と全く特性の等しい39を新
たに1と並列させて接続することでその中間電圧を安定
化させている。なぜなら、5の実効ゲートは39の実効
ゲート電圧になるからである。図17においては、全く
の特性の等しい40.41のNチャネルトランジスタで
中間電圧をつくり、5のソースをこれと接続し、5によ
る電流の増加を5と全く特性の等しい42を新たに40
(J開’i’4−;!riどUl(lZ)と並列させて
接続することでその中間電圧を安定化させている。この
図16、図17においても先述した注意、すなわちN基
盤からではなく、P基盤でMOSを造った場合のこと、
さらにチャネルドーピングの施し方の有無は有効である
。 例えば、図16、図5のE、F、G、Hにおいてイオン
打ち込みとして、例えば31P+、みを使用し、Pチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるNチャネルトランジスタのスレッシュホル
ドに合わせてPチャネルトランジスタのスレッシュホル
ドを合わせ、N基盤の濃度を決定するとか図17におい
て、40.41はチャネルドーピングしないNチャネル
トランジスタとするとか、或いは図17、図5のESF
、GSHにおいて、イオン打ち込みとして、例えば11
B+oみを使用し、Nチャネルトランジスタのゲート破
線をとり、チャネルドーピングされるPチャネルトラン
ジスタのスレッシュホルドに合わせて、Nチャネルトラ
ンジスタのP層の濃度を決定する類である。又、このよ
うな−電源使用ができると、微小信号の増幅で外部GN
DをvDDとする非常に興味ある構成がとれる。又、先
述した差動増幅器、コンパレータ、整流器等の使用もも
ちろん可能である。 [0031]
その差動増幅器の同相抑圧比は高く、さらに定電流源9
のゲート電圧が電源変動、温度変動に対し安定であるた
めに、同相抑圧比のそれも安定である。vsl、vsN
lはオフセット調整用端子で、図7のように3端子可変
抵抗で調整してもよいし、図8のように22.23の抵
抗を半導体内の拡散抵抗、多結晶シリコン抵抗等でモノ
シックに構成しトランジスタ11、抵抗22と、トラン
ジスタ13、抵抗23間とを外部で2端子可変抵抗で調
整することもできる。 [0019] 又、図5においてトランジスタ10.12とトランジス
タ9の間に図7の回路を設けてもよい。即ち、トランジ
スタ10のソースを図7のvsNlに、トランジスタ1
2のソースを図7のvslに接続詞、トランジスタ9の
ドレインを図7のV叩に接続しても同様の効果が得られ
る。 [0020] 又、このようなオフセット電圧をそもそも低く押える設
計上の工夫も大切である。例えば、素子10.12を例
にとると、それは図9(a)を改善した図9(b)に示
されるように素子を2つずつ点対称に配置することによ
って、素子の特性を決めるコンダクタンス係数(移動度
、ゲート膜厚、チャネル長、チャネル幅) スレッシュ
ホルド、それに、図2B領域の(α■Ds/α■Ds)
■G=一定で与えられる飽和抵抗をも、はぼそろえるこ
とができる。それは、ウェハー内における特性の分布の
偏りを補正することができるからである。さらに素子の
パター1J開干4−、j/とUl(ロノ ン上の問題の上に、もう−点、演算増幅器のスルー・レ
イトを所望の値より落さない範囲で、差動増幅段の定電
流値を小さく、すなわち定電流源9の実効ゲートたれて
いることと、コンダクタンス係数が図9(b)の考慮か
らばらつきが低く押えられることで、オフセット電圧の
電源変動、ひいては電源変動除去比も向上させることが
できる。温度変動もコンダクタンス係数のばらつきが低
く押えられることと、9の実効ゲート電圧が小さくされ
ていることから向上させることができる。さらに、差動
入力素子がNチャネルトランジスタであることから、下
は2■ のやや下から上はvDDのほぼ上までの入力を
入れることができる。さらにTN 下をvGTNのやや下までの入力に向上させるためには
、ボディ効果によるスレッシュホルドの増減から来るオ
フセットの変動をあまり問題としなければ、図10の如
く24.25のサブストレートをvssにすることがで
きる。 [0021] 次に、差動増幅段の出力を受けてレベル・シフト回路G
は差動出力のレベルをシフトしつつ、さらに増幅する。 同時に、差動増幅部、定電流源、レベル・シフト回路を
含む系全体としての変動、例えば温度、電源の変動は、
増幅しない。なぜなら、それらの要因に対してNチャネ
ルトランジスタ14、Pチャネルトランジスタ15がそ
れぞれのソースからドレイン方向に見て同方向に変動す
るなめに出力VLが変化しないからである。又、ここで
も、増幅の仕方は図3において■ =v のトランジス
タ曲線を■Ds=■ddの点から対称に描き、その曲線
にGS G2S 対してVGs=■G2sの曲線を負荷曲線としたことに
ほぼ他ならず、その増幅率は高い。 [0022] 最後に、■Lの出力を受けて出力バッファを構成するN
チャネルトランジスタ16、Pチャネルトランジスタ1
7のインバータが入力を増幅しつつ出力する。 16.17とも高いスレッシュホルドとしたのは、出力
Voの線型増幅の範囲を広げるためで、出力インピーダ
ンスを下げる方に重点が置かれるならば、チャネル長を
他の増幅段より小さくするか、或いは図11のように2
6.27をチャネル・ドーピングによる低いスレッシュ
ホルドにすることができる。さらに出力回路のゲインを
犠牲にしても低インピーダンス出力とするためには、図
12のように28.29Nチヤネルトタンジスタによる
ソース・フォロワー出力構成ができる。この29のサブ
ストレートはソースと共通にしなくともvssに接続す
ることでほぼ同様の効果を得ることができる。 [0023] 又、C−MOSではNチャネルサブストレートを形成す
るP層を使ってコネクタ接地NPNのエミッタフォロア
回路が同時に造られるため、これに抵抗体として拡散或
いは多結晶シリコンを接続するか、例えば図1228の
如くNチャネルMO8を負荷とする等して低インピーダ
ンスエミックフォロア出力回路も可能である。 [0024] 図5の演算増幅器を差動増幅器として用い、Voと■1
、■N1間で帰還をかけない構成ならば問題はないが、
帰還をかける形式で問題となるのは発振に対する安定性
である。周波数補正コンデンサーをつけて補正する場合
には、図13(a)(b)のように30.31のコンデ
ンサーをつけることで補正される。もちろん、30のV
DDはVss或はv2に替え得る。又、31の方が30
に比べて同じ周波数補正ではレベルシフト段の増幅重分
の1にほぼ容量を小さくできる。さらにボルテージ・フ
ォロワーのように最も発振の起り易い場合には、出力回
路のゲインを犠牲にして直接■、を出力としたり、或い
は出力回路のチャネル長を他の増幅段より小さくとるか
、若しくは図11のように増幅する範囲をかなり狭くし
てゲインを下げたり、図12のように出力回路ゲインを
4Xさく、例えば1にしてしまったりすれば、さらに補
正容量は出力回路のゲイン分の1に小さくできる。 この場合で図13(b)の形をとるものと、例えばVか
ら■1に容量帰還するなどの補正の場合では、その補正
用コンデンサーを図14の如<MO3型容量でモノリシ
ックに造り込むことができる。図14においては、32
はN基盤で33はPM濃度領域、34はゲート酸化膜、
35は配線用のメタル例えばアルミニウム、36はP領
域とのコンタクトで、アルミニウム、基盤の半導体例え
ばシリコンとのアロイ形成領域である。この容量の分布
は集中定数で表わすと、図15のように形成されるカミ
容量37は、その単位面積容量カミゲート酸化膜の誘電
率をεOX、膜厚をγとすると、E o x /γで与
えられるから、χを小さくすれば容量は大きくなるが、
チャネルドーピングに適する膜厚はほぼ100OA内外
以下であるために、他のMOS)ランジスタ素子のゲー
ト膜形成時に同時に造りこむことができ、又容量38は
P拡散層が通常1〜数μであって、基盤例えばシリコン
の誘電率がゲート膜のそれに比して犬といえども、32
の基盤濃度がそれほど高くないなめに37>38である
。従って、図15における端子35.36は、図13
(b)の場合テハ■D1、■、どちらにしても良く、3
5が■、1に36がvLの時は15のトランジスタと共
通に造ることができる。ドレインが33にゲートが35
になるからである。又、容量38の寄生が問題となる時
は、35はVに、36はv、1とする方が良く、又入力
に容量帰還する形式では、35はVoに、36は■1に
する方が良い。通常のC−MOSでは又、容量としてN
チャネル領域も使用することが出来、図14で32をP
−に33をN+にすればてきる。 [0025] ところで、図5から図15までの本発明の演算増幅器は
又、通常のC−MOSがN基盤上に製造されるのをP基
盤に代えて製造しても何らそこなわれるものではない。 その時は、拡散形式をPをNに、NをPにし、コンダク
タンスの形式をPチャネルはNチャネルに、Nチャネル
はPチャネルに各々代えるだけである[0026] 又、E、F、G、HはチャネルドーピングをP、Nいず
れか若しくはP、N両方ともしないMOS)ランジスタ
でも構成はできるし、チャネルドーピングにしてもPチ
ャネル若しくはNチャネルのみの一方だけで図5から図
15までの本発明を製造し得る。 [0027] 例えば、イオン打ち込みは11B+だけにしてC回路を
図6で構成し、Nチャネルのゲート破線をとり、そもそ
もPチャネルのチャネルドーピングに合わせて低いスレ
ッシュホルドのものを造る類である。 [0028] 雑音に対する安定性を向上させるためには、トランジス
タのゲート膜厚を薄くゲート面積を大きくとることであ
る。ゲート膜厚を薄くすることは飽和抵抗を向上させる
ことからゲインも高くなり、ゲート面積を大きくとるこ
とは、やはり飽和抵抗がチャネル長の増大に伴って向上
することからゲインを高くする。C−MOSによる3段
増幅段構成では、演算増幅器はゲート膜厚1000A内
外以下、チャネル長をマスク上で10μ以上とデジタル
のロジックサイズより大きく基盤濃度を1014/Cm
3以上とするアルミゲートトランジスタ構成で、オープ
ンループゲインを104倍以上とることができるし、電
源電圧も素子の電気的絶縁を施すダイオードの逆方向リ
ークを減少させるためにそのストッパー間隔を2μ以上
とすれば5v以上の構成となる。 [0029,] 又、上記発明は差動増幅器として使用することができ、
その使い方は、C或いはDと合わせて、若しくは適当な
バイアス回路と9のみ含めて単独に差動段のみの使い方
、レベルシフト回路まで含めての使い方、出力回路まで
含めての使い方の他、レベルシフト段の出力に差動段を
接続しての使い方、差動段に差動段を接続しての使い方
等、幾つか用途に合わせて使うことができる。又、コン
パレーターとして、三信号を比較することにも使用でき
るし、■DD以上入力電圧は、ボルテージフォロアーで
はカットする、いわば整流器としても使用できる。 [OC)301 次に、■DD−vSS−電源使用の演算増幅器は、図5
或いは図6における基準電圧源C,Dをそれぞれ図16
、図17の様にすることで可能である。図16において
は、図5における全く特性の等しいNチャネルトランジ
スタ1.2のうち1のゲートをドレインと接続すること
で内部に中間電圧をつくり、5のソースをこれと接続し
、5による電流の増加を5と全く特性の等しい39を新
たに1と並列させて接続することでその中間電圧を安定
化させている。なぜなら、5の実効ゲートは39の実効
ゲート電圧になるからである。図17においては、全く
の特性の等しい40.41のNチャネルトランジスタで
中間電圧をつくり、5のソースをこれと接続し、5によ
る電流の増加を5と全く特性の等しい42を新たに40
(J開’i’4−;!riどUl(lZ)と並列させて
接続することでその中間電圧を安定化させている。この
図16、図17においても先述した注意、すなわちN基
盤からではなく、P基盤でMOSを造った場合のこと、
さらにチャネルドーピングの施し方の有無は有効である
。 例えば、図16、図5のE、F、G、Hにおいてイオン
打ち込みとして、例えば31P+、みを使用し、Pチャ
ネルトランジスタのゲートの破線をとり、チャネルドー
ピングされるNチャネルトランジスタのスレッシュホル
ドに合わせてPチャネルトランジスタのスレッシュホル
ドを合わせ、N基盤の濃度を決定するとか図17におい
て、40.41はチャネルドーピングしないNチャネル
トランジスタとするとか、或いは図17、図5のESF
、GSHにおいて、イオン打ち込みとして、例えば11
B+oみを使用し、Nチャネルトランジスタのゲート破
線をとり、チャネルドーピングされるPチャネルトラン
ジスタのスレッシュホルドに合わせて、Nチャネルトラ
ンジスタのP層の濃度を決定する類である。又、このよ
うな−電源使用ができると、微小信号の増幅で外部GN
DをvDDとする非常に興味ある構成がとれる。又、先
述した差動増幅器、コンパレータ、整流器等の使用もも
ちろん可能である。 [0031]
いずれにしても、上記発明によって、C−MOSによる
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−MOSチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ11.13のゲート電極を、
一方のトランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ10.1
2はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力vD1は大きな利益を得
ることができる。
差動、演算、コンパレータ、整流等のアナログ回路が論
理回路等のデジタル回路と同−MOSチップ上にモノリ
シックに造ることができる。更に、本発明では差動増幅
幅を構成するトランジスタ11.13のゲート電極を、
一方のトランジスタのドレイン電極に接続したので、両
トランジスタを共に飽和領域で作動させることができる
。しかも両トランジスタのゲート電極が共通接続されて
いることから、飽和領域でのドレイン電流がほぼゲート
電圧のみに依存する性質により両トランジスタのドレイ
ン電流が等しくなり、この結果、トランジスタ10.1
2はゲート電圧が相違しても等しい電流が流れるように
作用するので差動増幅段の出力vD1は大きな利益を得
ることができる。
【図面の簡単な説明】
【図IIMO3を表わす図。
【図2】図IMO5の電流−電圧特性を示す図。
【図3】図1.2MO3の増幅の方法を示す図。
【図4】本発明の演算増幅器の説明図。
【図5】本発明の演算増幅器の一具体例を示す図。
【図6】〜【図15】図5本発明の演算増幅器の他の具
体例、バリエーション、あるいは説明図。 【図16】 【図17】本発明の演算増幅器のもう一つ
の具体例を示す図。 【符号の説明】 G・ ・ゲート S・ ・ソース D・ ドレイン ■Ds ドレイン・ソース間電流■Ds
ドレイン・ソース間電圧L・ C・ D・ EF・ G・ H・ vDD゛vSS ■1・■NI ■ST G 電圧 負荷直線 基準電圧源 定電流バイアス部 入力ミラーペアー差動段 レベルシフト増幅段 出力段 電源のプラス・マイナス電位 反転、非反転入力電圧或いはその端子 中間電圧電位或いはその端子 基準電圧或いはその端子 定電流源のゲート電圧或いはその端子 ■D1゛VDN1 vS1゛VSN1 ■L ■0 810・G10・Dlo 反転、非反転入力部トランジスタのドレイン電圧或いは
その端子 E、F差動段Pチャネルトランジスタのソース電圧或い
はその端子 レベル・シフト段出力電圧或いはその端子出力段電力或
いはその端子 Nチャネルトランジスタ10の各ソースゲート ドレイン S12・G12・ 1〜5、 38・ ・Nチャネルトランジスタ12の各ソース・ゲート ド
レイン9.10.12.14.16.18.20.24
〜26.28.40〜42 ・Nチャネルトランジスタ 13.15.17.19.21.27 ・Pチャネルトランジスタ ・モノリシックに造られる抵抗 ・コンデンサー ・NP拡散層 ・ゲート酸化膜 ・ゲート上メタル配線 33とのコンタクト ・モノリシックに形成されるコンデンサー6.8.11
、 【書類芯】 図面 【図2】 【図3】 【図4】 【図5】 【図6】 【図9】 【図101 1J開’f’4−3−iヱ(Jl(16〕【図12】 【図13】 11開平4−37207 (、IW) 【図15】 【図16】 【書類名】 手続補正書 【整理番号] 43656 【提出日】 平成3年1月11日【あて先】
特許庁長官 殿【事件の表示】 【出願番号】 【発明の名称】 【補正をする者】 【事件との関係】 【識別番号】 【住所又は居所】 【氏名又は名称】 【代表者】 【代理人】 【識別番号】 【弁理士】 【氏名又は名称】 鈴木喜三部 【就業場所郵便番号】163 【就業場所】 東京都新宿区西新宿2丁目4番1号
セイコーエフソン株式会社内 3348−8531内線2610〜2615平成2年特
許願第402453号 演算増幅器
体例、バリエーション、あるいは説明図。 【図16】 【図17】本発明の演算増幅器のもう一つ
の具体例を示す図。 【符号の説明】 G・ ・ゲート S・ ・ソース D・ ドレイン ■Ds ドレイン・ソース間電流■Ds
ドレイン・ソース間電圧L・ C・ D・ EF・ G・ H・ vDD゛vSS ■1・■NI ■ST G 電圧 負荷直線 基準電圧源 定電流バイアス部 入力ミラーペアー差動段 レベルシフト増幅段 出力段 電源のプラス・マイナス電位 反転、非反転入力電圧或いはその端子 中間電圧電位或いはその端子 基準電圧或いはその端子 定電流源のゲート電圧或いはその端子 ■D1゛VDN1 vS1゛VSN1 ■L ■0 810・G10・Dlo 反転、非反転入力部トランジスタのドレイン電圧或いは
その端子 E、F差動段Pチャネルトランジスタのソース電圧或い
はその端子 レベル・シフト段出力電圧或いはその端子出力段電力或
いはその端子 Nチャネルトランジスタ10の各ソースゲート ドレイン S12・G12・ 1〜5、 38・ ・Nチャネルトランジスタ12の各ソース・ゲート ド
レイン9.10.12.14.16.18.20.24
〜26.28.40〜42 ・Nチャネルトランジスタ 13.15.17.19.21.27 ・Pチャネルトランジスタ ・モノリシックに造られる抵抗 ・コンデンサー ・NP拡散層 ・ゲート酸化膜 ・ゲート上メタル配線 33とのコンタクト ・モノリシックに形成されるコンデンサー6.8.11
、 【書類芯】 図面 【図2】 【図3】 【図4】 【図5】 【図6】 【図9】 【図101 1J開’f’4−3−iヱ(Jl(16〕【図12】 【図13】 11開平4−37207 (、IW) 【図15】 【図16】 【書類名】 手続補正書 【整理番号] 43656 【提出日】 平成3年1月11日【あて先】
特許庁長官 殿【事件の表示】 【出願番号】 【発明の名称】 【補正をする者】 【事件との関係】 【識別番号】 【住所又は居所】 【氏名又は名称】 【代表者】 【代理人】 【識別番号】 【弁理士】 【氏名又は名称】 鈴木喜三部 【就業場所郵便番号】163 【就業場所】 東京都新宿区西新宿2丁目4番1号
セイコーエフソン株式会社内 3348−8531内線2610〜2615平成2年特
許願第402453号 演算増幅器
Claims (1)
- 【請求項1】基準電圧源、定電流バイアス部、差動増幅
段、レベルシフト段、或いは、基準電圧源、定電流バイ
アス部、差動増幅段、レベルシフト段、出力段からなる
回路において、前記回路の能動素子がすべてモノリシッ
クな絶縁ゲート型電界効果トランジスタから構成される
ことを特徴とする演算増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2402453A JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2402453A JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2309271A Division JPH03174811A (ja) | 1990-11-15 | 1990-11-15 | 演算増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0437207A true JPH0437207A (ja) | 1992-02-07 |
Family
ID=18512274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2402453A Pending JPH0437207A (ja) | 1990-12-14 | 1990-12-14 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0437207A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8892838B2 (en) | 2011-06-21 | 2014-11-18 | International Business Machines Corporation | Point-in-time copying of virtual storage and point-in-time dumping |
US8898413B2 (en) | 2011-06-21 | 2014-11-25 | International Business Machines Corporation | Point-in-time copying of virtual storage |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52129355A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Amplifier |
-
1990
- 1990-12-14 JP JP2402453A patent/JPH0437207A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52129355A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Amplifier |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8892838B2 (en) | 2011-06-21 | 2014-11-18 | International Business Machines Corporation | Point-in-time copying of virtual storage and point-in-time dumping |
US8898413B2 (en) | 2011-06-21 | 2014-11-25 | International Business Machines Corporation | Point-in-time copying of virtual storage |
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