JPH01140216A - クロック同期型システムにおけるクロック切替え制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 複数の装置および発振器を有するクロック同期・型シス
テムにおけるクロック切替え制御方式に関し。

クロックの切替えに当って、基本タロツクとその整数倍
の周期を持つクロックとの間の論理的位相関係を保証す
ることを目的とし。

基本クロックと整数倍クロックとの複数の組について、
異常の発生を検出し、正常な基本クロックとこれに対応
する整数倍クロックとの組を選択させる選択指示信号を
発生する手段と、前記選択指示１３号に従って、正常な
基本クロックとこれに対応する整数倍クロックとの組を
選択する手段と。

前記選択指示信号の変化を前記整数倍クロックの位相に
関連して検出する手段と、前記選択された基本クロック
と整数倍クロックとの組を出力する手段と、前記選択さ
れた基本クロックおよび整数倍クロックと、前記選択指
示信号の変化とに木づいて、前記出力のタイミングを確
定する手段とを備え、使用中の基本クロックまたは整数
倍クロ・ツクに異常が発生した時に、正常な基本クロッ
クとこれに対応する整数倍クロックとの組を論理的位相
関係を保ったタイミングで内部クロックとして出力する
ように構成する。

〔産業上の利用分野〕

本発明はクロック切替え制御方式に関し、更に詳しくは
、複数の装置および発振器を有するクロック同期型シス
テムにおけるクロック切替え制御方式に関する。

大型計算機システムやマルチプロセッサシステムは、複
数の装置（例えば半導体装置）によって構成されるのが
一般的である。そして、各装置は。

外部の発ＷＲＩｍから各装置に対して共通に供給された
基本クロックに同期して動作させられる。

従って、基本クロックの供給に故障が生じた場合は、論
理回路の誤動作を招き、システムダウンに到る。

〔従来の技術〕

基本クロックの発振器自体または基本クロックを伝達す
るケーブル等のクロック系統の故障によるシステムダウ
ンを防止するために、複数の発振器（およびケーブル）
を備えることが考えられる。

即ち、複数の発振器の発振出力（クロック）を複数の装
置の各々に対して供給するようにする。

そして、ある時点において１つの発振器からのクロック
を選択して基本クロックとして用い、該クロックに異常
が生じた場合には基本クロックを他の発振器からのクロ
ックに切替えるようにする。

これによって、１つのクロ７り系統に故障が生じても、
システムダウンを避け、システムの運転を続行すること
ができる。

〔発明が解決しようとする問題点〕

上述の従来技術によれば、システム内に１周期の異なる
複数のクロックを使用する装置が複数存在する場合、ク
ロックの切替えに当って、論理回路の誤動作を生ずる可
能性がある。

例えば、システムが単一周期のクロックのみを使用する
複数の装置からなる場合、または、システムが１つの装
置からなる場合には、クロックを切替えることによって
大きな問題は生じない。−方、各装置が基本クロックと
その整数倍（２，４゜８・・・）の周期を持つクロック
（基本クロックを整数倍に分周して得たクロック）とに
同期して動作している場合、クロックの切替えに当って
。

基本タロツクとその整数倍の周期のクロックとの間の論
理的位相関係を保証する必要がある。

ところが、従来技術によれば、どのタイミングでクロッ
クの切替えが行なわれたかを知ることができないので、
前記論理的位相関係が崩れてしまい、誤動作を招いてし
まうことが生じる。

本発明は、クロックの切替えに当って、基本クロックと
その整数倍の周期を持つクロックとの間の論理的位相関
係を保証することが可能なりロック切替え制御方式を提
供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図であり１本発明によるクロ
ック同期型システムを示している。

第１図において、Ｉはプロセッサのような論理回路を含
む処理装置、１１はクロック選択回路。

１２は選択指示回路、１３はタイミング確定回路。

１４は立上り検出回路、１５はクロック出力回路。

２１および２２は発振器を含むクロック分配光（クロッ
ク発生手段）である。

クロック分配光２１および２２は、各々、基本クロック
とこれの整数倍の周期を持つクロック（以下、０倍クロ
ック）とを、処理袋ｆｉｌに供給する。

クロック選択回路１１は、ｉ！択指示回路１２からの選
択指示信号に従って、２つの基本クロックおよび０倍ク
ロックのうちから、一方のりｒ１ツク分配元から供給さ
れた一対の基本クロックおよび０倍クロックを選択して
、送出する。

選択指示回路１２は、クロック分配光２１および２２か
らの４つのクロックを受けて、これに異常が無いかを監
視する。現在処理装置Ｉが使用している一方のクロック
分配光からのクロックに異常があった場合１選択指示回
路１２は、他方のクロック分配光からのクロックを選択
して使用するように選択指示信号を送出する。

立上り検出回路１４は１選択指示信号の立上り（変化）
を検出する。

タイミング確定回路１３は、クロック選択回路１１にお
いて選択された一対の基本クロックおよび０倍クロック
と、立上り検出回路１４の検出出力とを受けて、前記選
択された一対のクロックをｉｌｔべきタイミングを確定
する。

クロック出力回路１５は、タイミング確定回路１３が指
示するタイミングで１選択された一対の基本クロックお
よび０倍クロックを、処理装置１の内部へ内部クロ７り
として出力する。そして。

処理装置１内において、基本クロックおよび０倍クロッ
クを用いて、さらに複数のクロックが発生され動作クロ
ックとして用いられる。

〔作用〕

腹Ｔｈのクロック分配光からのクロックについてその異
常の有無を選択指示回路１２で検出することにより、異
常のないクロック（即ちクロック分配光）がクロック選
択回路１１において選択される。

また、先に処理装置１が使用していた一対の基本クロッ
クと０倍クロックとがどのような論理位相関係にあった
時に選択指示信号が発生されたか（当該クロックが選択
状態から非選択状態とされたか）が、立上り検出回路１
４およびタイミング確定回路１３によって、検出され、
保持される。

これに基づいて、新たに選択された一対の基本クロック
と０倍クロックとが同一の論理位相関係となったタイミ
ングで、クロック出力回路から、新たに選択された前記
一対のクロックが出力される。

従って、クロックの切替えに当って、非選択とされた一
対のクロックと新たに選択された一対のクロックとの間
において、論理的な位相関係の整合が保たれる。

なお、非選択とされた一対のクロックの出力が中止され
てから、新たに選択された一対のクロックの出力が開始
されるまでの間、クロック出力回路１１からのクロック
の出力は中断される。

〔実施例〕

−第２図は本発明の一実施例構成図である。

第２図において、１１１および１１２は第１および第２
クロック選択回路でありクロック選択回路１１に対応す
るもの、１２１および１２２は第１および第２選択指示
回路であり選択指示回路１２に対応するもの、１３１お
よび１３２は第１および第２タイミング確定回路であり
タイミング確定回路１３に対応するもの、１４１および
１４２は第１および第２立上り検出回路であり立上り検
出回路１４に対応するもの、３１ないし３３はオア（Ｏ
Ｒ）ゲート回路、２１１は発振器、２１２はｎｆｇ分周
回路である。

また５第３図ないし第６図は、第２図図示の実施例の主
要な回路ブロックの具体的構成図である。

第３図は、第１および第２クロック選択回路１１１およ
び１１２．第１および第２選択指示回路１２１および１
２２の一部について示している。

第３図において、３４１ないし３５６は０７９７１７０
７１回路、３６１ないし３６６はアンドゲート回路、３
７１および３７２はオアゲート回路である。

第４図は、主として、第１タイミング確定回路１３１に
ついて示している。第４図において、３８１はＪＫフリ
フブフロフプ回路、３８２ないし３８７は０７９７１７
０７１回路、４０は排他的論理回路、４１１はアンドゲ
ート回路５３１１および３２１はオアゲート回路であり
各々オアゲート回路３１および３２に対応するもの、で
ある。

第５図は、第１および第２立上り検出回路１４１および
１４２．第２タイミング確定回路１３２について示して
いる。第５図において、３８８ないし３９３は０７９７
１７０７１回路、４１２ないし４１４はアンドゲート回
路、４２はインバータ回路、３２２はオアゲート回路で
あリオアゲート回路３２に対応するもの、である。

第６図は、クロック出力回路１５について示している。

第６図において、３９４ないし３９７は０７９７１７０
７１回路、４１５ないし４１８はアントゲート回路、４
３はオアゲート回路、３１２および３２３はオアゲート
回路であり各々オアゲート回路３１および３２に対応す
るもの、である。

以下、適宜、第３図ないし第６図を参照しながら、第２
図図示実施例について説明する。

クロック分配元２１において１発振器２１１は基本クロ
ックである所定周期のクロック（Ｂ　−ｃｌｏｃｋ）を
発生し、この基本クロックａ−ｃｌｏｃｋをｎ倍分周回
路２１２によりｎ倍に分周して０倍クロック（ａ−ｃｌ
ｏｃｋ（ｎ））が発生される。クロック分配元２２は、
クロック分配元２１と同一とされ、基本クロックｂ　　
ｃｌｏｃｋとそのｎ倍りロックｂ　−ｃｌｏｃｋ　（ｎ
）を発生する。基本クロックａ　−ｃｌｏｃｋ　（！：
　ｂ−ｃｌｏｃｋ　、　　ｎ倍りロックａ−ｃｌｏｃｋ
とｂ　−ｃｌｏｃｋは、各々、同−周期とされるが、同
期されていないためその位相は異なっている。これら４
つのクロックは、各々のクロック分配元によって、複数
の処理装置ｆｆ　　（第２図には１つのみを示している
）に分配される。

一対のクロ・７りａ−ｃｌｏｃｋおよびａ　−ｃｌｏｃ
ｋ（ｎ）に対応して、第１クロツク選択回路１１１．第
１選択指示回路１２１および第１立上り検出回路１４１
が設けられる。他の一対のクロックｂ　−ｃｌｏｃｋお
よびｂ　−ｃｌｏｃｋ（ｎ）についても同様である。

第１選択指示回路１２１は、クロックａ　−ｃｌｏｃｋ
およびａ−ｃｌｏｃｋ（ｎ）を選択する時、その内部で
選択指示信号５ｅｌｅｃｔ　ａをハイレベル（論理ｌ）
とし、さらに、第３図に示すように、これに基づいて選
択指示信号５ｅｌｅｃｔ　ａ　−１および５ｅｌｅｃｔ
ａ−’ｌをハイレベルとする。一方、第１選択指示回路
１２１は、クロフクａ−ｃｌｏｃｋおよびａ　−ｃｌｏ
ｃｋ　（ｎ）を選択しない時１選択指示信号５ｅｌｅｃ
ｔ　−ａ、　　５ｅｌｅｃｔ　ａ　−１および５ｅｌｅ
ｃｔ　ａ　−２をロウレベル（論理０）とする。

第１クロック選択回路１１１は１選択指示信号５ｅｌｅ
ｃｔ　ａ　−１がハイレベルの時、第３図から理解され
るように、クロックａ−ｃｌｏｃｋおよびａ−ｃｌｏｃ
ｋ（ｎ）をクロックａ　−ｃｌｏｃｋ　−１およびａ　
−ｃｌｏｃｋ（ｎ）　−１として出力する。一方９選択
指示信号３ｅｌｅｃｔ　ａ　−１がロウレベルの時、ク
ロック選択回路１１１の２つの出力は共にロウレベルと
される（供給が停止される）。

第２選択指示回路１２２および第２クロック選択回路１
１２についても、同様とされる。

なお、第３図において、装置ｌから他の装置（図示せず
）に対して選択指示信号（オアゲート回路３７１および
３７２の出力）を供給し、他の装置の同様な選択指示信
号をアンドゲート回路３６１および３６２に受けるよう
にしている。これにより、全装置において、クロックａ
−ｃｌｏｃｋまたはｂ−ｃｌｏｃｋの選択（切替え）を
同一時刻に行うことができる。

オアゲート回路３１の出力は、クロックａ　−ｃｌｏｃ
ｋの選択時にはａ　−ｃｌｏｃｋ（ｎ）　　１　＋　ク
ロックｂ−ｃｌｏｃｋの選択時にはｂ　−ｃｌｏｃｋ（
ｎ）　−１、クロフクａ−ｃｌｏｃｋおよびｂ−ｃｌｏ
ｃｋの非選択時にはロウレベルとされる（クロックの供
給が停止される）。

オアゲート回路３２の出力についても、同様である。

第１タイミング確定回路１３１は、使用中のクロックの
供給が停止された時、その停止されたタイミング、具体
的には０倍クロックの周期において何個目の基本クロッ
クが供給された状態であっ−たかを記憶する。

このために、第４図に示すように、ＪＫフリップフロッ
プ回路３８１Ｄマリンプフロソプ回路３８２および排他
的論理和回路４０によって、使用中の０倍クロックの立
上りに同期して、使用中の基本クロックの１周期の間だ
けハイレベルのパルス信号が発生される。このパルス信
号は、使用中の基本クロックに同期して、Ｄフリップフ
ロップ回路３８３ないし３８７に順次転送される。そし
て、使用中の基本クロックの供給停止に従ってロウレベ
ルとされた信号ＯＵＴ　　ＥＮＡＢＬＥ　（１＆述する
）によって、パルス信号の転送が中止される。従って、
Ｄフリップフロップ回路３８４ないし３８７のいずれに
パルス信号が保持されているかを知ることによって、ど
のタイミングで基本クロ・７り（および０倍クロック）
の供給が停止されたかを知ることができる。

なお、Ｄフリップフロップ回路３８３ないし３８７の個
数は、０倍クロックの時（ｎ＋１）個とされる。即ち１
図示の例は４倍クロックが供給される場合の例である。

（ｎ＋１）個とすることにより、使用中のクロックの供
給が停止された時の０倍クロック（次に選択されるべき
）の周期の次の（直後の）周期において、新たなりロッ
クのタイミングを規定でき、供給を開始できる。

第１立ち上り検出回路１４１には、第１選択指示回路１
２１から１選択指示信号５ｅｌｅｃｔ　ａ　−１および
これに所定時間遅れて発生された選択指示信号５ｅｌｅ
ｃｔ　ａ　−２が供給される。第２立上り検出回路１４
２についても同様である。

クロックａ　　ｃｌｏｃｋを非選択とし、クロックｂ−
ｃｌｏｃｋを選択する場合３次のようにされる。即ち１
選択指示信号５ｅｌｅｃｔ　ａ　−１のロウレベルによ
り、第１クロック選択回路１１１の出力がロウレベルと
され、第１立上り検出回路１４１の出力もロウレベルと
される。一方１選択指示信号５ｅｌｅｃｔｂ−１のハイ
レベルにより、第２クロック選択回路１１２からクロッ
クｂ　−ｃｌｏｃｋ　−１およびｂ　−ｃｌｏｃｋ（ｎ
）　−１が出力される。さらに３選択指示信号５ｅｌｅ
ｃｔ　ｂ　−２が、新たに選択されるべきｎ倍りロック
ｂ−ｃｌｏｃｋ（ｎ）の立上りに同期してハイレベルと
される。従って、オアゲート回路３３の出力は、ｎ倍り
ロックｂ−ｃｌｏｃｋ（ｎ）の立上りに同３１Ｊ］して
ロウレベルからハイレベルとされる。即ち、オアゲート
回路３３は、クロックの切替えの直後のみハイレベルと
されるパルス信号を発生する。

第２タイミング確定回路１３２は、新たにクロック選択
回路において選択され出力され始めたクロ、りが、どの
ような時点にあるか、具体的には０倍クロックの周期に
おいて何個目のクロックが供給された状態であるかを示
す。

このために、オアゲート回路３３の出力として得られる
。０倍クロックに同期したハイレベルのパルス信号が利
用される。第５図に示すように。

このパルス信号は、７ンドゲート回路４１４．Ｄフリッ
プフロップ回路３８８およびインバータ回路４２によっ
て、新たに選択された１倍クロックの立上りに同期して
、新たに選択された基本クロックの１周期の間だけハイ
レベルとされるパルス信号に変換される。この変換され
たパルス信号は。

新たに選択された基本クロックに同期して、Ｄフリップ
フロップ回路３８９ないし３９３に順次転送される。従
って、Ｄフリ７プフロノブ回路３９０ないし３９３のい
ずれにパルス信号が保持されているかを知ることによっ
て、新たに選択されたクロックがどの状Ｂ（タイミング
）にあるかを知ることができる。

なお、Ｄフリップフロップ回路３８９ないし３９３の個
数は、第４図におけるそれと同一とされる。

クロック出力回路１５は、第１および第２タイミング回
路１３１および１３２の出力に基づいて。

先に供給を停止した内部クロックと論理的位相関係が同
一の新たな内部クロックを出力する。

このために、第６図に示すように、第１タイミング確定
回路１３１の出力ＸＯ，ＸＩ、Ｘ２およびＸ３と、第２
タイミング確定回路１３２の出力ＹＯ，Ｙ１．Ｙ２およ
びＹ３とのアンド信号が利用される。Ｄフリップフロッ
プ回路３８４ないし３８７のいずれかに保持されたパル
ス信号と、Ｄフリップフロン１回路３９０ないし３９３
を進行（転送）中のパルス信号とは、いずれも、０倍ク
ロックの立上りに同期し、かつ、基本クロックで順次転
送されるものである。従って、対応する出力が共にハイ
レベルである時、新たなりロックの論理的位相が、供給
停止されたクロックの停止されたタイミングでの論理的
位相に等しくなったことを示す。これにより、信号ＯＵ
Ｔ　　ＥＮＡＢＬＥがハイレベルとされ、内部クロック
が出力される。

なお、Ｄフリップフロップ回路３９４ないし３９７およ
びアンドゲート回路４１５および４１６は、引続いて信
号０ＬＩＴ　　ＥＮＡＢＬＥをハイレベルに保つための
ものである。

第７図は動作波形図であり、クロックａ　−ｃｌｏｃｋ
およびａ−ｃｌｏｃｋ（ｎ）から、クロックｂ　”ｃｌ
ｏｃｋおよびｂ−ｃｌｏｃｋ（ｎ）へ内部クロックを切
替える場合を示している。

ｎ倍りロフクａ−ｃｌｏｃｋ（ｎ）およびｂ　−ｃｌｏ
ｃｋ（ｎ）（ｎ　＝　４）は逆相であるものとする。

ｎ倍りロックａ−ｃｌｏｃｋ（ｎ）の立上りに同期して
基本クロックａ−ｃｌｏｃｋの１周期の間だけハイレベ
ルとされるパルス信号が、排他的論理和回路４０から出
力される。今１図示のタイミングでクロックａ−ｃｌｏ
ｃｋおよびａ　−ｃｌｏｃｋ（ｎ）の供給が停止された
とする。この時、前記パルス信号は、順次転送され、Ｄ
フリフプフロップ回路３８４に保持されている。即ち、
信号Ｘ３がハイレベルであり。

他の信号ＸＯ，ＸＩおよびＸ２はロウレベルである。

次に選択されるべきクロック系統のｎ倍りロックｂ　−
ｃｌｏｃｋ（ｎ）の最先の立上り（クロックの供給停止
後）に同期して、オアゲート回路３３の出力がハイレベ
ルとなる。

これにより、ｎ倍りロックｂ　−ｃｌｏｃｋ（ｎ）の立
上りに同期して基本クロックｂ−ｃｌｏｃｋの１周期の
間だけハイレベルとされるパルス信号が、アンドゲート
回路４１４から出力される。このパルス信号は、基本ク
ロックｂ−ｃｌｏｃｋに同期して、Ｄフリフブフロソプ
回路３８９から順次転送される。

このパルス（３号がＤフリップフロン１回路３９０に転
送され、出力Ｙ３がハイレベルとなった時。

信号ＯＵＴ　　ＥＮＡＢＬＥがハイレベルとされ。

このタイミングで内部クロックの出力が再開される。

以上１本発明を実施例により説明したが２本発明はその
趣旨に従い種々の変形が可能である。

例えば、クロック分配元およびこれからのクロックを受
ける装置は９各々、任意の故設置できる。

また、クロック分配元またはクロックを受ける装置内に
おいて９周期の異なる複数の０倍クロックが発生され、
または用いられる場合、これらの０倍クロックの最大公
約数であるクロック（例えば２，４．８倍クロックがあ
る時は８倍クロック）が１本発明における１倍クロック
として、クロック分配元から各装置に供給される。

〔発明の効果〕

以上説明したように２本発明によれば、クロック同期型
システムにおけるクロック切替えにおいて、供給が停止
された基本クロックと０倍クロックとの間の論理的位相
関係と同一の論理的位相関係で、新たな基本クロックと
１倍クロ、りを供給できるので、論理回路の誤動作を防
止でき、システムの信転性を向上できる。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は一実施例構成図。 第３図は具体的構成図。 第４図は具体的構成図。 第５図は具体的構成図。 第６図は具体的構成図。 第７図は動作波形図。 図中。 ■・・・処理装置。 ２１．２２・・・クロック分配光。 １１．１１１，１１２・・・クロンク選択回路。 １２．１２１，１２２・・・選択指示回路。 １３．１３１，１３２・・・タイミング確定回路。 １４．１４１．１４２・・・立上り検出回路。 １５・・・クロック出力回路。

Claims (1)

1. 【特許請求の範囲】 各々が、基本クロックと、該基本クロックに対応し、そ
   の整数倍の周期を有する整数倍クロックとを発生する、
   複数のクロック発生手段（２１、２２）と、 論理回路を含み、前記基本クロック、前記整数倍クロッ
   ク、またはこれらに基づいて発生されるクロックに同期
   して動作する装置（１）とを備えたクロック同期型シス
   テムにおいて、 前記基本クロックと前記整数倍クロックとの複数の組に
   ついて、異常の発生を検出し、正常な基本クロックとこ
   れに対応する整数倍クロックとの組を選択させる選択指
   示信号を発生する手段（１２）前記選択指示信号に従っ
   て、正常な基本クロックとこれに対応する整数倍クロッ
   クとの組を選択する手段（１１）と、 前記選択指示信号の変化を前記整数倍クロックの位相に
   関連して検出する手段（１４）と、前記選択された基本
   クロックと整数倍クロックとの組を出力する手段（１５
   ）と、 前記選択された基本クロックおよび整数倍クロックと、
   前記選択指示信号の変化とに基づいて、前記出力のタイ
   ミングを確定する手段（１３）とを、前記装置（１）に
   備え、 前記装置（１）において使用中の基本クロックまたは整
   数倍クロックに異常が発生した時に、正常な基本クロッ
   クとこれに対応する整数倍クロックとの組を選択し、か
   つ、これらを論理的位相関係を保ったタイミングで内部
   クロックとして出力する ことを特徴とするクロック切替え制御方式。