JPS62272764A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPS62272764A JPS62272764A JP11652486A JP11652486A JPS62272764A JP S62272764 A JPS62272764 A JP S62272764A JP 11652486 A JP11652486 A JP 11652486A JP 11652486 A JP11652486 A JP 11652486A JP S62272764 A JPS62272764 A JP S62272764A
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- 230000008929 regeneration Effects 0.000 claims description 9
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- 230000004043 responsiveness Effects 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
産業上の利用分野
本発明は入力信号中に同期信号が含1れる、いわゆる正
極同期方式のクロック再生に関し、特にジッタの少ない
クロック再生を短い引き込み時間で実現するようにした
クロック再生回路に関するものである。
極同期方式のクロック再生に関し、特にジッタの少ない
クロック再生を短い引き込み時間で実現するようにした
クロック再生回路に関するものである。
従来の技術
従来のクロック再生回路としては例えば1985テレビ
ジョン学会全国大会講演予稿集13−16に示されてい
る。第2図はこの従来のクロック再生回路のブロック図
をしめすものであり、21はA / D変換器、22は
入力信号中に含まれるフレーム同期パルスの検出回路、
23は検出したフレーム同期パルスと内部で発生したフ
レーム同期パルスとの位相比較器、24はリセット信号
発生回路であり、22のフレーム同期パルス検出回路の
出力と23のフレーム同期パルス位相比較器の出力とを
入力とする。25は水平同期パルス位相比較器である。
ジョン学会全国大会講演予稿集13−16に示されてい
る。第2図はこの従来のクロック再生回路のブロック図
をしめすものであり、21はA / D変換器、22は
入力信号中に含まれるフレーム同期パルスの検出回路、
23は検出したフレーム同期パルスと内部で発生したフ
レーム同期パルスとの位相比較器、24はリセット信号
発生回路であり、22のフレーム同期パルス検出回路の
出力と23のフレーム同期パルス位相比較器の出力とを
入力とする。25は水平同期パルス位相比較器である。
26は位相ロックループ(PLL)のループフィルタを
構成するディジタルフィルタである。28は26のディ
ジタルフィルタの係数切換回路である。29はディジタ
ルフィルタ26の出力をアナログ値に変換するD/A変
換器である。29の出力は3oのVCOに加えられ、そ
の出力は31の内部水平同期ノくルス発生回路および2
1のA/D変換器へ導かれる。32は内部フレームパル
ス発生回路でその出力は23のフレーム同期パルス位相
比較器へ導かれる。
構成するディジタルフィルタである。28は26のディ
ジタルフィルタの係数切換回路である。29はディジタ
ルフィルタ26の出力をアナログ値に変換するD/A変
換器である。29の出力は3oのVCOに加えられ、そ
の出力は31の内部水平同期ノくルス発生回路および2
1のA/D変換器へ導かれる。32は内部フレームパル
ス発生回路でその出力は23のフレーム同期パルス位相
比較器へ導かれる。
以上のように構成された従来のクロック再生回路におい
ては、A/D変換器21でディジタル信号に変換された
信号の中からフレーム同期パルス検出回路22によりフ
レーム同期パルスを検出する。検出されたフレーム同期
パルスはフレーム同期パルス位相比較器23において内
部フレーム同期パルスと位相比較される。リセット信号
発生回路24はこの両者の位相が例えば±2クロック以
上連続して8フレームにわたってずれたとすると、これ
を同期はずれと判定し、直後に検出されたフレーム同期
パルスによってリセット信号を出力する。このリセット
信号はディジタルフィルタ261内部水平同期信号発生
回路31、内部フレーム同期パルス発生回路32をリセ
ットし、回路動作の初期化を行なう。このリセット動作
以後、25の水平位相比較器による位相比較が行なわれ
る。すなわちリセット直後からは水平同期パルスによる
PLLのループが構成されることになる。
ては、A/D変換器21でディジタル信号に変換された
信号の中からフレーム同期パルス検出回路22によりフ
レーム同期パルスを検出する。検出されたフレーム同期
パルスはフレーム同期パルス位相比較器23において内
部フレーム同期パルスと位相比較される。リセット信号
発生回路24はこの両者の位相が例えば±2クロック以
上連続して8フレームにわたってずれたとすると、これ
を同期はずれと判定し、直後に検出されたフレーム同期
パルスによってリセット信号を出力する。このリセット
信号はディジタルフィルタ261内部水平同期信号発生
回路31、内部フレーム同期パルス発生回路32をリセ
ットし、回路動作の初期化を行なう。このリセット動作
以後、25の水平位相比較器による位相比較が行なわれ
る。すなわちリセット直後からは水平同期パルスによる
PLLのループが構成されることになる。
26UPLLのループフィルタを構成するディジタルフ
ィルタであるが、これには例えば第3図5、、− に示す、K1なる利得をもつ直接系とに2なる利得をも
つ積分系の複合したもの等を用いることができる。これ
らの係数は一般にPLLの応答特性から決められること
が多い。一般に直接系の利得を大きくして積分系の時定
数を短くすれば系の応答性が高くなるが、過度に利得を
大きくするとオーバシュートを生じたりして系が不安定
になりやすく、また雑音等によってジッタが発生しやす
くなる。従来例のクロック再生回路においてはこの不都
合を避ける目的で24のリセット信号発生回路からリセ
ット信号が出力された場合、ディジタルフィルタ26の
係数に1.に2がともに大きくなるように切換え、同期
がはずれた場合の応答を早めるよう動作する。そして数
フレーム経過後、PLLの位相引き込みが完了したもの
としてディジタルフィルタ26の係数に1.に2がとも
に小さくなるように切換え、応答を遅くしてノイズによ
るジッタの増大を避けるよう動作する。
ィルタであるが、これには例えば第3図5、、− に示す、K1なる利得をもつ直接系とに2なる利得をも
つ積分系の複合したもの等を用いることができる。これ
らの係数は一般にPLLの応答特性から決められること
が多い。一般に直接系の利得を大きくして積分系の時定
数を短くすれば系の応答性が高くなるが、過度に利得を
大きくするとオーバシュートを生じたりして系が不安定
になりやすく、また雑音等によってジッタが発生しやす
くなる。従来例のクロック再生回路においてはこの不都
合を避ける目的で24のリセット信号発生回路からリセ
ット信号が出力された場合、ディジタルフィルタ26の
係数に1.に2がともに大きくなるように切換え、同期
がはずれた場合の応答を早めるよう動作する。そして数
フレーム経過後、PLLの位相引き込みが完了したもの
としてディジタルフィルタ26の係数に1.に2がとも
に小さくなるように切換え、応答を遅くしてノイズによ
るジッタの増大を避けるよう動作する。
発明が解決しようとする問題点
しかしながら上記のような構成では同期はずれ61・−
7 検出の直後、系の応答を早める目的でループフィルタの
係数を切換え、一定の時間が経過した後、系がジッタの
影響を受けにくくするためにループフィルタの係数を再
び切換えており、一定時間経過後、再び係数を切換える
時には残留位相誤差がほぼ0でなければ、係数切換え後
、ループフィルタの時定数が大きいため、系が整定し、
オフセット誤差が0になるまでの時間が長くなる可能性
がある。従って、係る従来例による方法では同期はずれ
検出の直後、系の応答を早める目的でループフィルタの
係数を切換えてから再びループフィルタの時定数を大き
くするまでの時間を十分長くし、残留位相誤差がほぼ0
になるのを待つ必要があるという欠点を有していた。
7 検出の直後、系の応答を早める目的でループフィルタの
係数を切換え、一定の時間が経過した後、系がジッタの
影響を受けにくくするためにループフィルタの係数を再
び切換えており、一定時間経過後、再び係数を切換える
時には残留位相誤差がほぼ0でなければ、係数切換え後
、ループフィルタの時定数が大きいため、系が整定し、
オフセット誤差が0になるまでの時間が長くなる可能性
がある。従って、係る従来例による方法では同期はずれ
検出の直後、系の応答を早める目的でループフィルタの
係数を切換えてから再びループフィルタの時定数を大き
くするまでの時間を十分長くし、残留位相誤差がほぼ0
になるのを待つ必要があるという欠点を有していた。
本発明は従来例におけるこのような、欠点を除き、ジッ
タが少なく、かつ位相引き込み時間の短いクロック再生
回路を提供することを目的とする。
タが少なく、かつ位相引き込み時間の短いクロック再生
回路を提供することを目的とする。
問題点を解決するだめの手段
本発明は入力信号全ディジタル化するA/D変換器と、
位相ロックループのループフィルタ全形成するディジタ
ルフィルタと、前記ディジタルフィルタの出力をアナロ
グ化するD/A変換器と、前記D/A変換器の出力によ
り位相制御された内部水平同期パルス発生回路と、前記
D/A変換器の出力により位相制御された内部フレーム
同期パルス発生回路と、前記A/D変換器の出力のディ
ジタル信号から外部フレーム同期パルスを検出するフレ
ーム同期パルス検出回路と、前記外部フレーム同期パル
スと前記内部フレームパルスとの位相差を検出するフレ
ーム同期パルス位相比較器と、前記フレーム同期パルス
検出回路の出力と前記フレームパルス位相比較器の出力
を入力としてリセット信号を発生するリセット信号発生
回路と、前記A/D変換器の出力に含寸れる水平同期パ
ルスと前記内部水平同期パルス発生回路とにより前記水
平同期パルスと前記水平同期パルスの位相差を検出する
水平同期パルス位相比較器と、前記水平同期位相比較器
の出力を遅延する遅延回路と、前記遅延回路の出力と前
記水平同期パルス位相比較器の出力とを入力とする係数
制御回路を有し、前記水平同期パルス位相比較器の出力
が前記ディジタルフィルタの入力となるよう構成され、
前記ディジタルフィルタの係数値を前記係数制御回路に
よって制御するよう構成されたクロック再生回路である
。
位相ロックループのループフィルタ全形成するディジタ
ルフィルタと、前記ディジタルフィルタの出力をアナロ
グ化するD/A変換器と、前記D/A変換器の出力によ
り位相制御された内部水平同期パルス発生回路と、前記
D/A変換器の出力により位相制御された内部フレーム
同期パルス発生回路と、前記A/D変換器の出力のディ
ジタル信号から外部フレーム同期パルスを検出するフレ
ーム同期パルス検出回路と、前記外部フレーム同期パル
スと前記内部フレームパルスとの位相差を検出するフレ
ーム同期パルス位相比較器と、前記フレーム同期パルス
検出回路の出力と前記フレームパルス位相比較器の出力
を入力としてリセット信号を発生するリセット信号発生
回路と、前記A/D変換器の出力に含寸れる水平同期パ
ルスと前記内部水平同期パルス発生回路とにより前記水
平同期パルスと前記水平同期パルスの位相差を検出する
水平同期パルス位相比較器と、前記水平同期位相比較器
の出力を遅延する遅延回路と、前記遅延回路の出力と前
記水平同期パルス位相比較器の出力とを入力とする係数
制御回路を有し、前記水平同期パルス位相比較器の出力
が前記ディジタルフィルタの入力となるよう構成され、
前記ディジタルフィルタの係数値を前記係数制御回路に
よって制御するよう構成されたクロック再生回路である
。
作 用
本発明は前記した構成により、入力信号から検出シたフ
レーム同期ハルスト内部フレー ム同期ハルス発生回路
で発生した内部フレーム同期パルスとの位相を比較して
、両者の位相差が複数のフレームにわたって所定の範囲
を超えたときに、位相はずれであると判断し、直後の外
部フレーム同期パルスに基づいてループフィルタ、内部
フレーム同期パルス発生回路、および内部水平同期パル
ス発生回路ラリセットし、係数制御回路によりループフ
ィルタの時定数を小さくして系の応答性を高め、リセッ
ト後は係数制御回路は水平同期パルス位相比較器の出力
および遅延回路の出力の2つの信号を用いて、PLLの
ループフィルタの係数を制御するよう動作するものであ
る。このリセット以後水平位相比較器による位相比較が
行なわれる。
レーム同期ハルスト内部フレー ム同期ハルス発生回路
で発生した内部フレーム同期パルスとの位相を比較して
、両者の位相差が複数のフレームにわたって所定の範囲
を超えたときに、位相はずれであると判断し、直後の外
部フレーム同期パルスに基づいてループフィルタ、内部
フレーム同期パルス発生回路、および内部水平同期パル
ス発生回路ラリセットし、係数制御回路によりループフ
ィルタの時定数を小さくして系の応答性を高め、リセッ
ト後は係数制御回路は水平同期パルス位相比較器の出力
および遅延回路の出力の2つの信号を用いて、PLLの
ループフィルタの係数を制御するよう動作するものであ
る。このリセット以後水平位相比較器による位相比較が
行なわれる。
すなわちリセット直後からは水平同期パルスによるPL
Lのループが形成されることになる。係数制御回路は水
平同期パルス位相比較器の出力および遅延回路の出力の
2つの信号を用いて、ループフィルタの係数を制御する
。例えば、水平同期パルス位相比較器の出力の絶対値を
aとし、遅延回路の出力の絶対値1bとしたとき、aと
、入力信号に含まれる同期信号成分と内部水平同期信号
との位相差の時間的変化を表わすa−bの比a / a
−bによってディジタルフィルタ6の係数を制御する
。リセット直後、入力信号に含まれる同期信号成分と内
部水平同期信号との位相差が比較的小さく、またこの位
相差の時間的変化も小さいときはその時点でループフィ
ルタの係数に1゜K2をともに小さな値に制御すること
によシ、必要以上に長時間にわたって係数に1.に2を
大きな値に保持しなくてもよく、よシ早い時点でジッタ
の少ない、安定したクロック再生が可能となるものであ
る。捷だリセット直後、入力信号に含ま101.2゜ れる同期信号成分と内部水平同期信号との位相差が比較
的大きくても、この位相差の時間的変化が大きいときに
もループフィルタの係数に1.に2をともに小さな値に
意図的に制御して系の減衰を大きくしてオーバシュー)
k防止して結果的に定常状態に落ち着く時間を短縮する
ことができるものである。
Lのループが形成されることになる。係数制御回路は水
平同期パルス位相比較器の出力および遅延回路の出力の
2つの信号を用いて、ループフィルタの係数を制御する
。例えば、水平同期パルス位相比較器の出力の絶対値を
aとし、遅延回路の出力の絶対値1bとしたとき、aと
、入力信号に含まれる同期信号成分と内部水平同期信号
との位相差の時間的変化を表わすa−bの比a / a
−bによってディジタルフィルタ6の係数を制御する
。リセット直後、入力信号に含まれる同期信号成分と内
部水平同期信号との位相差が比較的小さく、またこの位
相差の時間的変化も小さいときはその時点でループフィ
ルタの係数に1゜K2をともに小さな値に制御すること
によシ、必要以上に長時間にわたって係数に1.に2を
大きな値に保持しなくてもよく、よシ早い時点でジッタ
の少ない、安定したクロック再生が可能となるものであ
る。捷だリセット直後、入力信号に含ま101.2゜ れる同期信号成分と内部水平同期信号との位相差が比較
的大きくても、この位相差の時間的変化が大きいときに
もループフィルタの係数に1.に2をともに小さな値に
意図的に制御して系の減衰を大きくしてオーバシュー)
k防止して結果的に定常状態に落ち着く時間を短縮する
ことができるものである。
実施例
第1図は本発明の実施例におけるクロック再生回路のブ
ロック図を示すものである。第1図において、1はA/
D変換器、2はフレーム同期パルス検出回路、3はフレ
ーム同期パルス位相比較器、4はリセット信号発生回路
、5は水平同期パルス位相比較器、6はPLLのループ
フィルタラ形成するディジタルフィルタで第4図に示す
構成のものであり、係数に1.に2は8の係数制御回路
により制御される。7は遅延回路である。8の係数制御
回路は水平同期パルス位相比較器5の出力および遅延回
路7の出力によって、6のディジタルフィルタの係数に
1.に2’ii制御する。9はD/A変換器、10はV
COlllは内部水平同期パルス発生回路、12は内部
フレームパルス発生回路である。
ロック図を示すものである。第1図において、1はA/
D変換器、2はフレーム同期パルス検出回路、3はフレ
ーム同期パルス位相比較器、4はリセット信号発生回路
、5は水平同期パルス位相比較器、6はPLLのループ
フィルタラ形成するディジタルフィルタで第4図に示す
構成のものであり、係数に1.に2は8の係数制御回路
により制御される。7は遅延回路である。8の係数制御
回路は水平同期パルス位相比較器5の出力および遅延回
路7の出力によって、6のディジタルフィルタの係数に
1.に2’ii制御する。9はD/A変換器、10はV
COlllは内部水平同期パルス発生回路、12は内部
フレームパルス発生回路である。
以上のように構成されたこの実施例のクランプ回路につ
いて以下その動作を説明する。
いて以下その動作を説明する。
入力信号から検出したフレーム同期パルスと内部フレー
ム同期パルス発生回路で発生した内部フレーム同期パル
スとの位相を比較して、両者の位相差が被数のフレ−ム
にわたって所定の範囲を超えたときに、位相はずれであ
ると判断し、直後の外部フレーム同期パルスのタイミン
グに基づいてフィルタ6、内部フレーム同期パルス発生
回路12、および内部水平同期パルス発生回路11をリ
セフトし、係数制御回路8によりディジタルフィルタ6
の係数に1.に2(i7大きくして系の応答性を高め、
リセット後は係数制御回路8は水平同期パルス位相比較
器6の出力および遅延回路7の出力の2つの信号を用い
て、フィルタ6の供数を制御するよう動作するものであ
る。このリセット以後26の水平位相比較器による位相
比較が行なわれる。係数制御回路8は、例えば、水平同
期パルス位相比較器の出力の絶対値をaとし、遅延回路
の出力の絶対値をbとしたとき、aと、入力信号に含ま
れる同期信号成分と内部水平同期信号との位相差の時間
的変化を表わすa−bの比a / a −bによってデ
ィジタルフィルタ6の係数を制御する。
ム同期パルス発生回路で発生した内部フレーム同期パル
スとの位相を比較して、両者の位相差が被数のフレ−ム
にわたって所定の範囲を超えたときに、位相はずれであ
ると判断し、直後の外部フレーム同期パルスのタイミン
グに基づいてフィルタ6、内部フレーム同期パルス発生
回路12、および内部水平同期パルス発生回路11をリ
セフトし、係数制御回路8によりディジタルフィルタ6
の係数に1.に2(i7大きくして系の応答性を高め、
リセット後は係数制御回路8は水平同期パルス位相比較
器6の出力および遅延回路7の出力の2つの信号を用い
て、フィルタ6の供数を制御するよう動作するものであ
る。このリセット以後26の水平位相比較器による位相
比較が行なわれる。係数制御回路8は、例えば、水平同
期パルス位相比較器の出力の絶対値をaとし、遅延回路
の出力の絶対値をbとしたとき、aと、入力信号に含ま
れる同期信号成分と内部水平同期信号との位相差の時間
的変化を表わすa−bの比a / a −bによってデ
ィジタルフィルタ6の係数を制御する。
リセット直後、入力信号に含まれる同期信号成分と内部
水平同期信号との位相差が比較的小さく、捷たこの位相
差の時間的変化も小さいときはその時点でディジタルフ
ィルタ6の係数に1.に2をともに小さな値に制御する
ことにょシ、必要以上に長時間にわたって係数に1.に
2’i大きな値に保持しなくてもよく、より早い時点で
ジッタの少ない、安定したクロック再生が可能となるも
のである。またリセット直後、入力信号に含まれる同期
信号成分と内部水平同期信号との位相差が比較的大きく
ても、この位相差の時間的変化が大きいときにはディジ
タルフィルタ6の係数に1.に2全ともに小さな値に意
図的に制御して系の減衰を大きくしてオーバシュートを
防止して結果的に定131、 常状態に落ち着く時間を短縮することができる。
水平同期信号との位相差が比較的小さく、捷たこの位相
差の時間的変化も小さいときはその時点でディジタルフ
ィルタ6の係数に1.に2をともに小さな値に制御する
ことにょシ、必要以上に長時間にわたって係数に1.に
2’i大きな値に保持しなくてもよく、より早い時点で
ジッタの少ない、安定したクロック再生が可能となるも
のである。またリセット直後、入力信号に含まれる同期
信号成分と内部水平同期信号との位相差が比較的大きく
ても、この位相差の時間的変化が大きいときにはディジ
タルフィルタ6の係数に1.に2全ともに小さな値に意
図的に制御して系の減衰を大きくしてオーバシュートを
防止して結果的に定131、 常状態に落ち着く時間を短縮することができる。
このように、水平同期パルス位相比較器5の出力および
遅延回路7の出力の2つの信号の比およびそれぞれの絶
対値を用いて、ディジタルフィルタ6の係数を制御する
ことにより、定常状態に落ち着く時間が短く、より早い
時点でジッタの少ない、安定したクロック再生が行なえ
るクロック再生回路が可能となるものである。
遅延回路7の出力の2つの信号の比およびそれぞれの絶
対値を用いて、ディジタルフィルタ6の係数を制御する
ことにより、定常状態に落ち着く時間が短く、より早い
時点でジッタの少ない、安定したクロック再生が行なえ
るクロック再生回路が可能となるものである。
発明の詳細
な説明したように本発明によれば、定常状態に落ち着く
時間が短く、より早い時点でジッタの少ない、安定した
クロック再生が行なえるクロック再生回路を実現するこ
とができ、その実用的効果は大きい。
時間が短く、より早い時点でジッタの少ない、安定した
クロック再生が行なえるクロック再生回路を実現するこ
とができ、その実用的効果は大きい。
第1図は本発明の一実施におけるクロック再生回路のブ
ロック図、第2図は従来のクロック再生回路のブロック
図、第3図は従来例および本発明の実施例でのループフ
ィルタの構成例を示すブロック図である。 14、、−7 1.21・・・・・・A/D変換器、2.22・・・・
・・フレーム同期パルス検出回路、3.23・・・・・
フレーム同期パルス位相比較器、4,24・・・・リセ
yト信号発生回路、6,26・・・・・・水平同期パル
ス位相比較器、6,26・・・・・ディジタルフィルタ
、7・・・・・・遅延回路、8,28・・・・・係数制
御回路、9,29、、、 、、、 D / A変換器、
10.30.、、、、・VCo、11゜31・・・・・
・内部水平同期パルス発生回路、12.32・・・・・
内部フレーム同期パルス発生回路、13.14・・・・
・係数器、15・・・・・・遅延回路、16,17・・
・・・・加算器。
ロック図、第2図は従来のクロック再生回路のブロック
図、第3図は従来例および本発明の実施例でのループフ
ィルタの構成例を示すブロック図である。 14、、−7 1.21・・・・・・A/D変換器、2.22・・・・
・・フレーム同期パルス検出回路、3.23・・・・・
フレーム同期パルス位相比較器、4,24・・・・リセ
yト信号発生回路、6,26・・・・・・水平同期パル
ス位相比較器、6,26・・・・・ディジタルフィルタ
、7・・・・・・遅延回路、8,28・・・・・係数制
御回路、9,29、、、 、、、 D / A変換器、
10.30.、、、、・VCo、11゜31・・・・・
・内部水平同期パルス発生回路、12.32・・・・・
内部フレーム同期パルス発生回路、13.14・・・・
・係数器、15・・・・・・遅延回路、16,17・・
・・・・加算器。
Claims (1)
- 入力信号をディジタル化するA/D変換器と、位相ロッ
クループのループフィルタを形成するディジタルフィル
タと、前記ディジタルフィルタの出力をアナログ化する
D/A変換器と、前記D/A変換器の出力により位相制
御された内部水平同期パルス発生回路と、前記D/A変
換器の出力により位相制御された内部フレーム同期パル
ス発生回路と、前記A/D変換器の出力のディジタル信
号から外部フレーム同期パルスを検出するフレーム同期
パルス検出回路と、前記外部フレーム同期パルスと前記
内部フレームパルスとの位相差を検出するフレーム同期
パルス位相比較器と、前記フレーム同期パルス検出回路
の出力と前記フレーム同期パルス位相比較器の出力を入
力としてリセット信号を発生するリセット信号発生回路
と、前記A/D変換器の出力に含まれる水平同期パルス
と前記内部水平同期パルス発生回路とにより前記水平同
期パルスと前記水平同期パルスの位相差を検出する水平
同期パルス位相比較器と、前記水平同期位相比較器の出
力を遅延する遅延回路と、前記遅延回路の出力と前記水
平同期パルス位相比較器の出力とを入力とする係数制御
回路を有し、前記水平同期パルス位相比較器の出力が前
記ディジタルフィルタの入力となるよう構成され、前記
ディジタルフィルタの係数値を前記係数制御回路によっ
て制御するよう構成されたことを特徴とするクロック再
生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11652486A JPS62272764A (ja) | 1986-05-21 | 1986-05-21 | クロツク再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11652486A JPS62272764A (ja) | 1986-05-21 | 1986-05-21 | クロツク再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272764A true JPS62272764A (ja) | 1987-11-26 |
Family
ID=14689260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11652486A Pending JPS62272764A (ja) | 1986-05-21 | 1986-05-21 | クロツク再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62272764A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03184494A (ja) * | 1989-12-13 | 1991-08-12 | Mitsubishi Electric Corp | Muse―ntsc方式変換器 |
-
1986
- 1986-05-21 JP JP11652486A patent/JPS62272764A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03184494A (ja) * | 1989-12-13 | 1991-08-12 | Mitsubishi Electric Corp | Muse―ntsc方式変換器 |
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