JPS62265763A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62265763A JPS62265763A JP10980986A JP10980986A JPS62265763A JP S62265763 A JPS62265763 A JP S62265763A JP 10980986 A JP10980986 A JP 10980986A JP 10980986 A JP10980986 A JP 10980986A JP S62265763 A JPS62265763 A JP S62265763A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- fet
- floating diffusion
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000001514 detection method Methods 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 230000035945 sensitivity Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は導入された信号電荷テフローティング・ゲート
増幅器で検出する半導体集積回路装置に関するものであ
る。
増幅器で検出する半導体集積回路装置に関するものであ
る。
従来信号電荷検出にFD層(フローティングディフュー
ジョン層)、を有する放電用M O S − F E
Tと、前記FD層に接続されたゲート電鷺を有する検出
用M O 8 − F E ’I”で構成さnンtフロ
ーティングゲート増幅器を持つ半導体集積回路装置Vi
特開昭58−128767号公報に示されてい,已。こ
れを第3図(へ〜第3図(Oで説明する。第3図(qは
電荷結合装置の転送出力部と放電用MOS−FETを含
む検出回路部の一平面図でこの図におけるA、 −A、
切断面での断面図及び、検出用MOS−FETの断面図
を第3図(5)に、第3図(qのB、−B2切断面の断
面図を第3図(坊に示しである。図中において、1はP
型基板、2は基板と同一導電型の素子分離のためのガー
トリング高濃度不純物層(以下GR,層と呼ぶ)、3は
放電用MOS−FETのFD(フローティングディフュ
ージョン)層、4はリセット電源VRD(>O)に接続
される不純物層、5は検出回路のデプレッション型負荷
MOS−FETのゲート、6はF’D層に接続された検
出MOS−FETのゲート、7は公知の2相駆動電荷転
送装置の基板と同一導電型の電荷逆戻りバリア不純物層
、ψRはリセットゲートOGは電荷転送装置の出力端D
Cゲート、ψ、及びψ2は多結晶2層シリコンゲートで
形成された電荷転送電極、VDは検出回路のドレイン電
源、Voutは信号出力端子を表わす。この検出回路は
周知の如く、電荷転送装置からFD層に信号電荷が掃き
出される直前毎にリセットゲートψR1cHighレベ
ルが印加されFD4がリセットドレイン電圧VRDにリ
セットされ、ψRをLowレベルに戻した後、ψ2がL
owレベルになりFD層に信号電荷が送)出される。F
D層の検出回路のゲート等を含む全体の容量がCh’
D s転送されてきた信号電荷量がQsigf6る場合
FD層に電位変動ΔVFD=Qsig/CFDが生じ、
この電位変動、即ち、FD層に接続された検出回路のゲ
ート6の電圧を変化させ、信号電荷Qsigに比例した
電圧変化を検出回路のVout端子で検出するものでろ
う、検出感度を増大させるためにはCFDを小さくする
こと、又これら検出回路部87Nを良くするだめにもC
FDを小さくする必要がある。
ジョン層)、を有する放電用M O S − F E
Tと、前記FD層に接続されたゲート電鷺を有する検出
用M O 8 − F E ’I”で構成さnンtフロ
ーティングゲート増幅器を持つ半導体集積回路装置Vi
特開昭58−128767号公報に示されてい,已。こ
れを第3図(へ〜第3図(Oで説明する。第3図(qは
電荷結合装置の転送出力部と放電用MOS−FETを含
む検出回路部の一平面図でこの図におけるA、 −A、
切断面での断面図及び、検出用MOS−FETの断面図
を第3図(5)に、第3図(qのB、−B2切断面の断
面図を第3図(坊に示しである。図中において、1はP
型基板、2は基板と同一導電型の素子分離のためのガー
トリング高濃度不純物層(以下GR,層と呼ぶ)、3は
放電用MOS−FETのFD(フローティングディフュ
ージョン)層、4はリセット電源VRD(>O)に接続
される不純物層、5は検出回路のデプレッション型負荷
MOS−FETのゲート、6はF’D層に接続された検
出MOS−FETのゲート、7は公知の2相駆動電荷転
送装置の基板と同一導電型の電荷逆戻りバリア不純物層
、ψRはリセットゲートOGは電荷転送装置の出力端D
Cゲート、ψ、及びψ2は多結晶2層シリコンゲートで
形成された電荷転送電極、VDは検出回路のドレイン電
源、Voutは信号出力端子を表わす。この検出回路は
周知の如く、電荷転送装置からFD層に信号電荷が掃き
出される直前毎にリセットゲートψR1cHighレベ
ルが印加されFD4がリセットドレイン電圧VRDにリ
セットされ、ψRをLowレベルに戻した後、ψ2がL
owレベルになりFD層に信号電荷が送)出される。F
D層の検出回路のゲート等を含む全体の容量がCh’
D s転送されてきた信号電荷量がQsigf6る場合
FD層に電位変動ΔVFD=Qsig/CFDが生じ、
この電位変動、即ち、FD層に接続された検出回路のゲ
ート6の電圧を変化させ、信号電荷Qsigに比例した
電圧変化を検出回路のVout端子で検出するものでろ
う、検出感度を増大させるためにはCFDを小さくする
こと、又これら検出回路部87Nを良くするだめにもC
FDを小さくする必要がある。
上述した従来のFD層は検出回路等のソース。
ドレインを形成するn+と同時に形成されているの層と
接しているので側面部における接合容量が大きいという
欠点がある。
接しているので側面部における接合容量が大きいという
欠点がある。
上述した従来の信号電荷検出機能を有する半導体集積回
路装置に対し、本発明は信号電荷を受けるFD層の容量
を飛躍的に低減される独創的内容を有する。
路装置に対し、本発明は信号電荷を受けるFD層の容量
を飛躍的に低減される独創的内容を有する。
本発明の半導体集積回路は、信号電荷を受けるFD層の
不純物濃度を5 X 1017atoms /cyt3
以下とすること、及びFD層の検出回路のゲートに接続
するための開口部のみに高濃度不純物層を限定配置する
ことを有している。
不純物濃度を5 X 1017atoms /cyt3
以下とすること、及びFD層の検出回路のゲートに接続
するための開口部のみに高濃度不純物層を限定配置する
ことを有している。
次に本発明について図面を参照に説明する。
第1図は本発明の第1の実施例の従来例の第3図(5)
に対応する断面図であって、図中の記号は従来例の第3
図(5)と同一のものを意味し、従来例の第3図囚〜第
3図(qのFD183に対し本発明の要点であるF’f
J層31全31示すように低温度不純物層n−で形成す
るものである。このFD層3Iの濃度は低ければ低い程
、基板及びFD層を取9囲むOR層との接合容量は小さ
くなるが、ある程度この濃度が低くなると、このFD層
31に接続された検出用M OS −F E Tのゲー
ト容量で支配されて、濃度減少に対する容量減少効果は
低下する。一方FD層31の濃度が低すぎると、FD層
がリセット電源VRDにリセットされる以前のに圧で空
乏化されてしまいFD層がVRDよシ小さな値にリセッ
トされるので適当な濃度設定をする必要がある。本発明
の実施例では周知の214多結晶7リコンゲート電極を
形成後従来例ではFETのソースとドレインと同時に高
濃度に形成されたいたものを紫外線硬化処理を施したψ
R,OGにオーバーラツプした開口を持つフォトレジス
ト材とψR,OGの多結晶シリコンゲーhlマスク材と
して、加速エイ・ルギー100KeVのリンのイオン注
入法分用いてFLI/、J3゜をI X 1017at
Oms/′侃3に形成する。しかる後別の7オトレジス
ト材工程でF E Tのソース、ドレインとなるn+層
し、要望の配り接続を行うための接・銑開口部を形成し
アルミ電極パターンを同様に形成して低#度f’DJを
有する半4体集積回路装置を得るものである。
に対応する断面図であって、図中の記号は従来例の第3
図(5)と同一のものを意味し、従来例の第3図囚〜第
3図(qのFD183に対し本発明の要点であるF’f
J層31全31示すように低温度不純物層n−で形成す
るものである。このFD層3Iの濃度は低ければ低い程
、基板及びFD層を取9囲むOR層との接合容量は小さ
くなるが、ある程度この濃度が低くなると、このFD層
31に接続された検出用M OS −F E Tのゲー
ト容量で支配されて、濃度減少に対する容量減少効果は
低下する。一方FD層31の濃度が低すぎると、FD層
がリセット電源VRDにリセットされる以前のに圧で空
乏化されてしまいFD層がVRDよシ小さな値にリセッ
トされるので適当な濃度設定をする必要がある。本発明
の実施例では周知の214多結晶7リコンゲート電極を
形成後従来例ではFETのソースとドレインと同時に高
濃度に形成されたいたものを紫外線硬化処理を施したψ
R,OGにオーバーラツプした開口を持つフォトレジス
ト材とψR,OGの多結晶シリコンゲーhlマスク材と
して、加速エイ・ルギー100KeVのリンのイオン注
入法分用いてFLI/、J3゜をI X 1017at
Oms/′侃3に形成する。しかる後別の7オトレジス
ト材工程でF E Tのソース、ドレインとなるn+層
し、要望の配り接続を行うための接・銑開口部を形成し
アルミ電極パターンを同様に形成して低#度f’DJを
有する半4体集積回路装置を得るものである。
次に本発明の第2の実施列につき第2図を参照に説明す
る。第2図は第一の実施例と同様に低濃度FD層3!を
形成した後FD層上の検出用MOS−EFTのゲートへ
の接続開口を形成した後その微小開口部にのみ高濃度n
十層を形成して第2図に示す半導体集積回路装置を得る
。この構成に於てはF’D層31が低濃度でP−N接合
深さが浅く形成されても、接続部8に於ける配線アルミ
の合金化熱処理を十分行っても、接続部下のP−N接合
リークは発生することなく、しかも微小接続開口部のみ
に高濃度層が限定されるのでFD部の接合容量も増大す
ることのない安定した半導体集積回路装置が得られる。
る。第2図は第一の実施例と同様に低濃度FD層3!を
形成した後FD層上の検出用MOS−EFTのゲートへ
の接続開口を形成した後その微小開口部にのみ高濃度n
十層を形成して第2図に示す半導体集積回路装置を得る
。この構成に於てはF’D層31が低濃度でP−N接合
深さが浅く形成されても、接続部8に於ける配線アルミ
の合金化熱処理を十分行っても、接続部下のP−N接合
リークは発生することなく、しかも微小接続開口部のみ
に高濃度層が限定されるのでFD部の接合容量も増大す
ることのない安定した半導体集積回路装置が得られる。
以上説明したように本発明は信号電荷を受ける70−テ
ィングディ7工−ジヨン層を低濃度に形成し、フローテ
ィングティフュージョン層の接合容量を小さくすること
により信号検出感度の増大と検出回路S/Nを向上させ
る効果がある。
ィングディ7工−ジヨン層を低濃度に形成し、フローテ
ィングティフュージョン層の接合容量を小さくすること
により信号検出感度の増大と検出回路S/Nを向上させ
る効果がある。
第1図は本発明の第1の実施例を示す断面図であり、第
2図は本発明の第2の実施例を示す断面図である。 第3図は、フローティング・ゲート増幅器を検出部に用
いた従来例を示す図で第3図(qはその一平面図で、第
3図(5)はこの図に於けるAl−A、切断面Vこ於け
る検出用M’5−FETを含む断面図を示し、第3図(
Blはこの平面図のB、−82切断面の断面図を表わす
。 第1図、第2図は従来例の第3図(5)に相当する個所
である。 それぞれの図中に於て記号は同一部分を意味し、1はP
型半導体基板、2は基板と同一導電型の素子分離ガード
リング不純物層(OR層)、3及び31は信号電荷を受
けるフローティングディフュージョン層(FD層)、3
2はFD層上の検出用MO3−FETの70−ティング
ゲートに接続する開口部のみに形成されたn+層、4は
放電用hiO8−FETのリセットドレイン不純物層、
5は検出用回路のデプレション型負荷MOS−FETの
ゲート、6fi検出用MOS−FETのフローティング
ゲート、7は2相駆動用転送電荷逆戻りバリア不純物層
、8はに″D層上のフローティングゲートへの接続部、
ψRはリセットゲート、OGは電荷転送装置の出力DC
電極、ψ!・ψ2は電荷転送電極、VRDはリセット・
ドレイン電源、VDは検出回路のドレイン電源、Vou
tは出力信号検出端子を表わす。 代理人 弁理士 内 原 晋 袷 / 父 夕 2 第 2図
2図は本発明の第2の実施例を示す断面図である。 第3図は、フローティング・ゲート増幅器を検出部に用
いた従来例を示す図で第3図(qはその一平面図で、第
3図(5)はこの図に於けるAl−A、切断面Vこ於け
る検出用M’5−FETを含む断面図を示し、第3図(
Blはこの平面図のB、−82切断面の断面図を表わす
。 第1図、第2図は従来例の第3図(5)に相当する個所
である。 それぞれの図中に於て記号は同一部分を意味し、1はP
型半導体基板、2は基板と同一導電型の素子分離ガード
リング不純物層(OR層)、3及び31は信号電荷を受
けるフローティングディフュージョン層(FD層)、3
2はFD層上の検出用MO3−FETの70−ティング
ゲートに接続する開口部のみに形成されたn+層、4は
放電用hiO8−FETのリセットドレイン不純物層、
5は検出用回路のデプレション型負荷MOS−FETの
ゲート、6fi検出用MOS−FETのフローティング
ゲート、7は2相駆動用転送電荷逆戻りバリア不純物層
、8はに″D層上のフローティングゲートへの接続部、
ψRはリセットゲート、OGは電荷転送装置の出力DC
電極、ψ!・ψ2は電荷転送電極、VRDはリセット・
ドレイン電源、VDは検出回路のドレイン電源、Vou
tは出力信号検出端子を表わす。 代理人 弁理士 内 原 晋 袷 / 父 夕 2 第 2図
Claims (2)
- (1)一導電型半導体基板上に形成され、リセット・ゲ
ート電極を介して配置された一方の基板と逆導電型不純
物層が信号電荷を受けるフローティングディフュージョ
ン層を構成し、他方の基板と逆導電型不純物層がリセッ
ト・ドレイン電源に接続された放電用MOS−FETと
、前記フローティングディフュージョン層に接続された
ゲート電極を持ち信号電荷出力を検出する検出用MOS
−FETとを有する半導体集積回路装置において、前記
フローティングディフュージョン層の不純物濃度が5×
10^1^7atoms/cm^3以下に形成されたこ
とを特徴とする半導体集積回路装置。 - (2)前記フローティングディフュージョン層の前記検
出用MOS−FETのゲート電極に接続するための開口
部にのみ、フローティングディフュージョン層の不純物
濃度より十分高濃度のフローティングディフュージョン
層と同一導電型不純物層が形成されたことを特徴とする
前記特許請求範囲第(1)項記載の半導体集積回路装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109809A JPH0821709B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109809A JPH0821709B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62265763A true JPS62265763A (ja) | 1987-11-18 |
JPH0821709B2 JPH0821709B2 (ja) | 1996-03-04 |
Family
ID=14519749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61109809A Expired - Fee Related JPH0821709B2 (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821709B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0423334A (ja) * | 1990-05-14 | 1992-01-27 | Nec Corp | 電荷転送装置 |
JP2006086241A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 固体撮像装置および固体撮像装置の製造方法 |
WO2023190406A1 (ja) * | 2022-03-29 | 2023-10-05 | ラピスセミコンダクタ株式会社 | 半導体装置、固体撮像装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62113473A (ja) * | 1985-11-13 | 1987-05-25 | Matsushita Electronics Corp | 電荷転送装置およびその駆動方法 |
-
1986
- 1986-05-13 JP JP61109809A patent/JPH0821709B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62113473A (ja) * | 1985-11-13 | 1987-05-25 | Matsushita Electronics Corp | 電荷転送装置およびその駆動方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0423334A (ja) * | 1990-05-14 | 1992-01-27 | Nec Corp | 電荷転送装置 |
JP2006086241A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 固体撮像装置および固体撮像装置の製造方法 |
JP4604621B2 (ja) * | 2004-09-15 | 2011-01-05 | ソニー株式会社 | 固体撮像装置の製造方法 |
WO2023190406A1 (ja) * | 2022-03-29 | 2023-10-05 | ラピスセミコンダクタ株式会社 | 半導体装置、固体撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821709B2 (ja) | 1996-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5525532A (en) | Method for fabricating a semiconductor device | |
JPH03196546A (ja) | 化合物半導体集積回路装置 | |
JPS63102264A (ja) | 薄膜半導体装置 | |
JPS62265763A (ja) | 半導体集積回路装置 | |
JPS61198676A (ja) | 半導体集積回路装置 | |
JP2970858B2 (ja) | 半導体集積回路装置の製造方法 | |
JPH0515069B2 (ja) | ||
KR950021134A (ko) | 반도체소자의 콘택 형성방법 | |
KR950024300A (ko) | 트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법 | |
JPS61207051A (ja) | 半導体装置 | |
JPH04192368A (ja) | 縦チャンネルfet | |
JPS62154622A (ja) | 半導体装置の製造方法 | |
JPS63114129A (ja) | 半導体装置の製造方法 | |
JPH0422345B2 (ja) | ||
JPH11135772A (ja) | 固体撮像装置 | |
JPS61156830A (ja) | 半導体装置およびその製造方法 | |
JPH0243740A (ja) | Mos型半導体素子の製造方法 | |
JPH0691195B2 (ja) | 半導体集積回路装置 | |
JPH02267970A (ja) | 半導体装置 | |
JPS60160168A (ja) | Mos型半導体装置の製造方法 | |
JPH01165114A (ja) | 半導体装置 | |
JPS6316654A (ja) | 半導体装置 | |
JP2532471B2 (ja) | 半導体装置 | |
JP2676769B2 (ja) | 半導体装置 | |
JP2556618B2 (ja) | 電界効果型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |