JPS62257563A - デ−タ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １里発囚 この発明は、主記憶部からＤＭＡ転送で送られてくるデ
ータを出力装置に転送するデータ転送制御装置に関する
。

灸釆皮揉 一般に、オフィスコンピュータ、パーソナルコンピュー
タ、画像編集処理システム、ワークステーション、ＣＡ
Ｄ、図形プロセッサ等の各種情報処理袋口において、主
記憶部に格納したデータを印刷装置等の出力装置に対し
て出力する場合にＤＭＡ（ダイレクト・メモリ・アクセ
ス）転送でデータを転送するようにしたものがある。

このようにデータのＤＭＡ転送を行なう場合には、主記
憶部からＤＭＡ転送で送られてくるデータを一旦バッフ
ァメモリに格納して、このバッファメモリからデータを
読出して出力装置に転送してバッファメモリが空になっ
たときにＤＭＡ要求を発生するようにしている。

そのため、バッファメモリからのデータ読出しが周期的
に行なわれるときには、バッファメモリに読出し命令が
与えられる前に次のデータの転送が終了していなければ
ならないので、バッファメモリからのデータ読出し周１
υ１を短くすなわちデータ転送を高速で行なうことがで
きないという不都合がある。

］−−的 この発明は上記の点に鑑みてなされたものであリ、出力
装置に対するデータ転送の高速化を図ることを目的とす
る。

邊１戊 この発明は上記の目的を達成するため、主記憶部からＤ
ＭＡ転送で送られてくるデータを一時格納する複数段の
バッファメモリを備え、この複数段のバッファメモリの
内の初段のバッファメモリが空になったときにＤＭＡ要
求信号を発生するようにしたものである。

以下、この発明の一実施例に基づいて具体的に説明する
。

第２図はこの発明を実施したデータ転送制御装置を備え
た画像編集処理装置の一例を示す外観斜視図である。

この画像編集処理装置は、入力装置として文字情報、制
御情報２図形描画情報等の各種情報を入力するキーボー
ド１と、図形の座標指示等を入力するボインティング・
デバイスであるマウス２と、原稿画像等を読取るイメー
ジスキャナ３とを備えている。また、出力装置として各
種情報を表示する図形９文字等の表示機能を有するＣＲ
Ｔティスプレィ装買４と、各種情報をプリントアウトす
るレーザプリンタ５とを備えている。さらに、記憶装置
として本体６内にフロッピディスク装置（ＦＤＤ）及び
ハードディスク装置（）（ＤＤ）を備えている。

第３図はこの画像編集処理装置の制御部を示すブロック
図である。

マイクロコンピュータ１１は、例えばＣＰ　Ｕ　。

ＲＯＭ、ＲＡＭ等を含む１６ビツトマイクロプロセツサ
及びＤＭＡ　（ダイレクト・メモリ・アクセス）コント
ローラからなり、この処理装置全体の処理制御を司ると
共に、主記憶部としてのメインメモリ１２に格納された
データの出力装置としてのプリンタ５に対するＤＭＡ転
送を制御する。

メインメモリ１２は、システム起動時にフロッピディス
ク族［（ＦＤＤ）７又はハードディスク装置（＋−ＩＤ
Ｄ）８からロードされるこの処理装置の制御に必要なオ
ペレーテングシステム等のシステムプログラム等を格納
するシステム頭載（常駐＃を域）と、その他の非常駐プ
ログラムを格納する非常駐頭載と、その他の各種の処理
データを格納するデータエリ７と、プログラム実行に必
要なワーキンクエリア等とを構成している。

キーボードインタフェース（Ｉ／Ｆ）１Ｂはキーボード
１からの各種の情報の入力を司り、マウスインタフェー
ス１４はマウス２からのＸパルス。

Ｙパルスに基づく移動方向、移動量の検出を司り、スキ
ャナインタフェース１５はイメージスキャナ３からの読
取りデータの入力を司る。

ＣＲＴインタフェース１６はＣＲＴディスプレイ装置４
に対する表示制御を司り、プリンタインタフェース１７
はデータ転送制御装置であってプリンタ５に対する印刷
データ（書込みデータ）の転送制御を司る。

フロツビテイスクコントローラ（Ｆｏｃ）１８はＦＤＤ
７に対する情報の書込み及び読出し制御を司り、ハート
ティスフコントローラ（ｌ（Ｄ　Ｃ）１日はＨＤ　Ｄ　
８に対する情報の書込み及び読出し制御を司る。通信制
御部（ＣＣＵ）２０はこの処理装置と他の通信端末装置
との間で情報の送受を制御する。

第１図はこの発明を実施したデータ転送制御装置として
のプリンタインタフェース１７の構成を示すブロック図
である。

データバッファ２１は、マイクロコンピュータ１１から
の書込み信号ＷＲを受けて主記憶部としてのメインメモ
リ１２からＤＭＡ転送で読出されてきた印刷データＤＡ
ＴＡを一時格納する初段（第１段）のバッファメモリで
ある。

データバッファ２２は、後述するデータラッチ制御回路
２５からのデータ取込み要求を受けてデータバッファ２
１からのデータＤＡＴＡを取込んで格納する第２段のバ
ッファメモリである。

Ｐ／Ｓ変換回路２３は１例えばシフトレジスタ等からな
り、印字同期回路２４からのロード（０号を受けて、デ
ータバッファ２２からデータＤ　Ａ　ＴＡをロードして
Ｐ→Ｓ変換（パラレル−シリアル変換）をして書込みデ
ータＷＤＡＴＡとしてプリンタ５に出力する。

印字同期回路２４は、プリンタ５からのさ込みクロック
信号ＷＣＬＫ、ライン同期信号ＬＳＹＮＣ及びフレーム
同期信号ＦＳＹＮＣを受けて、所定のタイミンクでＰ／
Ｓ変換回路２３に対してロート信号を出力する。

データラッチ制御回路２Ｓは、印字同期回路２４からの
ロード信号に基づいてＤＭＡリクエスト発生回路２６に
対するＤＭＡ要求信号（ＤＭＡリクエスト）の出力指示
及びデータバッファ２２に対するデータの取込み指示を
与える。このデータラッチ制御回路２５はＤＭＡリクエ
スト発生回路２６に対するＤＭＡ要求信号（ＤＭＡリク
エスト）の出力指示を制御するための第１段のフラグＦ
ｌ及びデータバッファ２２に対するデータの取込み指示
を制御するための第２段のフラグＩ？２を有している。

Ｄ　Ｍ　Ａリクエスト発生回路２６は、データラッチ制
御回路２５からのＤＭＡ要求出力指示を受けてマイクロ
コンピュータ１１に対してＤ　Ｍ　ＡリクエストＤＲＱ
（ローアクティブとする）を出力する。

次に、このように構成したこの実施例の作用について第
４図及び第５図をも参照して説明する。

ます、ＤＡＭテータ転送転送動作について第４図を参１
！（（して説明する。

１つＭＡ子データ送の開始に際して、マイクロコンピュ
ータ１１はＤＭＡコントローラの初Ｍ設定すなわちソー
スアドレス、テステイ不一ションア１（レス、転送カウ
ンタ等を設定をする。また、データ転送制御装置として
のプリンタインタフェース１７の第２段のデータバッフ
ァ２２．Ｐ／Ｓ’ｆ換回路２３．データラッチ制御回路
２５の第１段のフラグＦ１及び第２段のフラグｌ’Ｘ　
２等をクリアする。

そして、データラッチ制御回路２５は、第１段のフラグ
Ｆ１がクリア（リセット）されているときに、ＤＭＡリ
クエスト発生回路２６からマイクロコンピュータ１１の
Ｄ　Ｍ　Ａコントローラに対してＤＭＡリクエストＤＲ
Ｑを発生させろ。

それによって、ＤＭＡコントローラは主記憶部とし、て
のメインメモリ１２からデータを読出して。

この子−タＤＡＴＡを第１段（置設）のデータバッファ
２１に転送する。このＩ）　Ｍ　Ａ転送が開始されてＤ
ＭＡ要求ＤＲＱがクリアされ、所定量のデータ転送か終
了した後第１段のフラグＦｌがセットされる。

この第１段のフラグＦｌがセットされ、第２段のフラグ
Ｆ２がリセットされた状態になると、データラッチ制御
回路２５は第２段のデータバッファ２２に取込み指示を
与え、これにより第１段のデータバッファ２１に格納さ
れているデータＤＡＴＡが第２段のデータバッファ２２
に転送される。

そして、印字同期回路２４からＰ／Ｓ変換回路２３に対
してロード信号が与えられて、第２段のデータバッファ
２２からＰ／Ｓ変換回路２３へのデータＤＡＴＡのロー
トが終了したときに、データラッチ制御回路２５は第２
段のフラグＦ２をリセットする。

それと共に、データラッチ制御回路２５は、第２段のフ
ラグＦ２をリセットしたときに第１段のフラグＦ１をリ
セットし、これによってＤＭＡリクエスト発生の条件が
整うので、すべてのデータ１）ＡＴＡの転送が終了して
いなければ、再度ＤＭＡリクエストＤＲＱを発生させろ
。

次に、この動作について第５図のタイミングチャートを
参照して説明する。

ます、バッファメモリをデータバッファ２１の一段のみ
としてデータ転送を行なうときには、同図（イ）Ｌ；示
すように、Ｐ／Ｓ変換回″ｔＰＴ２３に対してロード信
号（以下ｒＰ／Ｓ変換ロード信号」と称する）が与えら
れてデータバッファ２１に格納されたデータがＰ／Ｓ変
換回路２３にローｉ（されると、データバッファ２１の
状態を示すフラグｒ・’かりセット（Ｈ”→”Ｌ″１さ
れる。

そして、このフラグＦのリセットによってＤＭＡリクエ
ストＤＲＱが出力（パｌじ→゛Ｌ′）され、」ミ記憶部
のデータがデータバッファ２１へＤＭＡ転送されてＤ　
Ｍ　ＡリクエストＤＲＱがクリア（Ｌ゛→”＋１”）　
され、このデータバッファ２１のデータか次のＰ／Ｓ変
換ロード４ｎ号によってＰ／Ｓ変換回路２３に移送され
る。

このときＰ／Ｓ変換ロード＜ｙ号は周期的に発生するの
で、Ｐ／Ｓ変換ロード信号が発生してＤＭＡリクエスト
ＤＲＱが発生したときＤＭＡ転送（主記憶部からデータ
バッファ２１へのデータ転送）は必す次のＰ／Ｓ変換ロ
ート信号が発生するまでの時間′ｒ以内に終了していな
ければならす、もし次のＰ／Ｓ変換ロード信号が発生す
るまでにＤＭＡ転送が終了していなければデータの欠落
が生じる。

このように、データバッファを一段としたときには、１
）／Ｓ変換ロー１（１８号の発生周期内にＤＭＡ転送を
終了しなければならないために、システムの制御を司る
マイクロコンピュータ１１の負担が太き（なるので、１
〕／Ｓ変換ロ一ド信号の発生周期をある程度長くしなけ
ればならす、したがって出力装置へのデータ転送速度が
遅くなる。

これに対して、上記実施例のようにバッファメモリをデ
ータバッファ２１．２２の二段ｂ；シたときには、同図
（ロ）に示すように、Ｐ／Ｓ変換ロード信号がＰ／Ｓ変
換回路２３に与えられて第２段のデータバッファ２２の
データをＰ／Ｓ変換回路２３にロートしたときに第２段
のフラグＦ２がリセット（■′→’Ｌ”）され、この第
２段のフラグＦ２のリセットにより第１段のデータバッ
ファ２１のデータが第２段のデータバッファ２２に移送
されて、第１段のフラグＦ１がリセット（”Ｉ＋”→’
Ｌ”）される。これにより上述した場合と同様にしてＤ
ＭＡリクエストＤＲＱが発生されて主記憶部メインメモ
リ１２）から第１段のデータバッファ２１にデータが転
送される。

このとき、次のＰ／Ｓ変換ロード信号では第２段のデー
タバッファ２２のデータがＰ／Ｓ変換回路２３にロード
されるので、今回第１のデータバッファ２１にＤＭＡ転
送さ社たデータはその次のＰ／Ｓ変換ロード信号によっ
てＰ／Ｓ変換回路２３にロートされることになる。

したがって、第１段のデータバッファ２１に対するＤ　
Ｍ　Ａ転送は当該ＤＭＡリクエストを発生させたＰ／Ｓ
変換ロート信号の次の次のＰ／Ｓ変換ロート４ａ号が発
生するまでに終了していれはよいことｌ；なろ。

それによって、マイクロコンピュータ１１にかかる負担
が軽くなり、しかもＰ／Ｓ変換ロード信号の発生周期を
短くしてもＤＭＡ転送が間に合うことになり、高速デー
タ転送を行なうことができる。

このように、この情報処理装置におけるデータ転送制御
装置は、主記憶から転送されるデータを一旦格納する二
段のバッファメモリを備え、その内の初段のバッファメ
モリが空になったときにＤＭＡ要求信号を発生するので
、高速でデータ転送を行なうことができる。

なお、上記実施例においては、バッファメモリを二段と
した例について説明したが、三段以上にしてもよく、ま
たこの発明を実施するデータ転送制御装置は、出力装置
としてのプリンタへのデータ転送を制御するものに限ら
ｈない。

効果 以上説明したように、この発明によれは、出力装置に対
するデータ転送を高速で行なうことができろ。

【図面の簡単な説明】

第１図はこの発明を実施したデータ転送制御装置の一例
を示すブロック図。 第２図は同じくその子−タ転送制御装置を備えた情報処
理装置の一例を示す外観斜視図、第３図は同じくその制
御部を示すブロック図、第４図及び第５図は同じくその
データ転送制御の説明に供するフロー図及びタイミング
チャートである。 １１・・・マイクロコンピュータ １２・・・メインメモリ １７・・・プリンタインタフェース ２１．２２・・データバッファ ２３・・・Ｐ／Ｓ変換回路 ２５・・データラッチ制御回路 ２日　・ＤＭＡリクエスト発生回路 第１図 第２図 第４冒

Claims (1)

【特許請求の範囲】
1. １　主記憶部からＤＭＡ転送で送られてくるデータを出
   力装置に転送するデータ転送制御装置において、前記主
   記憶部からＤＭＡ転送で送られてくるデータを一時格納
   する複数段のバツフアメモリと、該複数段のバツフアメ
   モリの内の初段のバツフアメモリが空になつたときにＤ
   ＭＡ要求信号を発生するＤＭＡ要求発生手段とを備えた
   ことを特徴とするデータ転送制御装置。