JPS62257563A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
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- JPS62257563A JPS62257563A JP9941386A JP9941386A JPS62257563A JP S62257563 A JPS62257563 A JP S62257563A JP 9941386 A JP9941386 A JP 9941386A JP 9941386 A JP9941386 A JP 9941386A JP S62257563 A JPS62257563 A JP S62257563A
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- dma
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- 238000012546 transfer Methods 0.000 title claims abstract description 44
- 239000000872 buffer Substances 0.000 claims abstract description 49
- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000006243 chemical reaction Methods 0.000 abstract description 25
- 238000012545 processing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
1里発囚
この発明は、主記憶部からDMA転送で送られてくるデ
ータを出力装置に転送するデータ転送制御装置に関する
。
ータを出力装置に転送するデータ転送制御装置に関する
。
灸釆皮揉
一般に、オフィスコンピュータ、パーソナルコンピュー
タ、画像編集処理システム、ワークステーション、CA
D、図形プロセッサ等の各種情報処理袋口において、主
記憶部に格納したデータを印刷装置等の出力装置に対し
て出力する場合にDMA(ダイレクト・メモリ・アクセ
ス)転送でデータを転送するようにしたものがある。
タ、画像編集処理システム、ワークステーション、CA
D、図形プロセッサ等の各種情報処理袋口において、主
記憶部に格納したデータを印刷装置等の出力装置に対し
て出力する場合にDMA(ダイレクト・メモリ・アクセ
ス)転送でデータを転送するようにしたものがある。
このようにデータのDMA転送を行なう場合には、主記
憶部からDMA転送で送られてくるデータを一旦バッフ
ァメモリに格納して、このバッファメモリからデータを
読出して出力装置に転送してバッファメモリが空になっ
たときにDMA要求を発生するようにしている。
憶部からDMA転送で送られてくるデータを一旦バッフ
ァメモリに格納して、このバッファメモリからデータを
読出して出力装置に転送してバッファメモリが空になっ
たときにDMA要求を発生するようにしている。
そのため、バッファメモリからのデータ読出しが周期的
に行なわれるときには、バッファメモリに読出し命令が
与えられる前に次のデータの転送が終了していなければ
ならないので、バッファメモリからのデータ読出し周1
υ1を短くすなわちデータ転送を高速で行なうことがで
きないという不都合がある。
に行なわれるときには、バッファメモリに読出し命令が
与えられる前に次のデータの転送が終了していなければ
ならないので、バッファメモリからのデータ読出し周1
υ1を短くすなわちデータ転送を高速で行なうことがで
きないという不都合がある。
]−−的
この発明は上記の点に鑑みてなされたものであリ、出力
装置に対するデータ転送の高速化を図ることを目的とす
る。
装置に対するデータ転送の高速化を図ることを目的とす
る。
邊1戊
この発明は上記の目的を達成するため、主記憶部からD
MA転送で送られてくるデータを一時格納する複数段の
バッファメモリを備え、この複数段のバッファメモリの
内の初段のバッファメモリが空になったときにDMA要
求信号を発生するようにしたものである。
MA転送で送られてくるデータを一時格納する複数段の
バッファメモリを備え、この複数段のバッファメモリの
内の初段のバッファメモリが空になったときにDMA要
求信号を発生するようにしたものである。
以下、この発明の一実施例に基づいて具体的に説明する
。
。
第2図はこの発明を実施したデータ転送制御装置を備え
た画像編集処理装置の一例を示す外観斜視図である。
た画像編集処理装置の一例を示す外観斜視図である。
この画像編集処理装置は、入力装置として文字情報、制
御情報2図形描画情報等の各種情報を入力するキーボー
ド1と、図形の座標指示等を入力するボインティング・
デバイスであるマウス2と、原稿画像等を読取るイメー
ジスキャナ3とを備えている。また、出力装置として各
種情報を表示する図形9文字等の表示機能を有するCR
Tティスプレィ装買4と、各種情報をプリントアウトす
るレーザプリンタ5とを備えている。さらに、記憶装置
として本体6内にフロッピディスク装置(FDD)及び
ハードディスク装置()(DD)を備えている。
御情報2図形描画情報等の各種情報を入力するキーボー
ド1と、図形の座標指示等を入力するボインティング・
デバイスであるマウス2と、原稿画像等を読取るイメー
ジスキャナ3とを備えている。また、出力装置として各
種情報を表示する図形9文字等の表示機能を有するCR
Tティスプレィ装買4と、各種情報をプリントアウトす
るレーザプリンタ5とを備えている。さらに、記憶装置
として本体6内にフロッピディスク装置(FDD)及び
ハードディスク装置()(DD)を備えている。
第3図はこの画像編集処理装置の制御部を示すブロック
図である。
図である。
マイクロコンピュータ11は、例えばCP U 。
ROM、RAM等を含む16ビツトマイクロプロセツサ
及びDMA (ダイレクト・メモリ・アクセス)コント
ローラからなり、この処理装置全体の処理制御を司ると
共に、主記憶部としてのメインメモリ12に格納された
データの出力装置としてのプリンタ5に対するDMA転
送を制御する。
及びDMA (ダイレクト・メモリ・アクセス)コント
ローラからなり、この処理装置全体の処理制御を司ると
共に、主記憶部としてのメインメモリ12に格納された
データの出力装置としてのプリンタ5に対するDMA転
送を制御する。
メインメモリ12は、システム起動時にフロッピディス
ク族[(FDD)7又はハードディスク装置(+−ID
D)8からロードされるこの処理装置の制御に必要なオ
ペレーテングシステム等のシステムプログラム等を格納
するシステム頭載(常駐#を域)と、その他の非常駐プ
ログラムを格納する非常駐頭載と、その他の各種の処理
データを格納するデータエリ7と、プログラム実行に必
要なワーキンクエリア等とを構成している。
ク族[(FDD)7又はハードディスク装置(+−ID
D)8からロードされるこの処理装置の制御に必要なオ
ペレーテングシステム等のシステムプログラム等を格納
するシステム頭載(常駐#を域)と、その他の非常駐プ
ログラムを格納する非常駐頭載と、その他の各種の処理
データを格納するデータエリ7と、プログラム実行に必
要なワーキンクエリア等とを構成している。
キーボードインタフェース(I/F)1Bはキーボード
1からの各種の情報の入力を司り、マウスインタフェー
ス14はマウス2からのXパルス。
1からの各種の情報の入力を司り、マウスインタフェー
ス14はマウス2からのXパルス。
Yパルスに基づく移動方向、移動量の検出を司り、スキ
ャナインタフェース15はイメージスキャナ3からの読
取りデータの入力を司る。
ャナインタフェース15はイメージスキャナ3からの読
取りデータの入力を司る。
CRTインタフェース16はCRTディスプレイ装置4
に対する表示制御を司り、プリンタインタフェース17
はデータ転送制御装置であってプリンタ5に対する印刷
データ(書込みデータ)の転送制御を司る。
に対する表示制御を司り、プリンタインタフェース17
はデータ転送制御装置であってプリンタ5に対する印刷
データ(書込みデータ)の転送制御を司る。
フロツビテイスクコントローラ(Foc)18はFDD
7に対する情報の書込み及び読出し制御を司り、ハート
ティスフコントローラ(l(D C)1日はHD D
8に対する情報の書込み及び読出し制御を司る。通信制
御部(CCU)20はこの処理装置と他の通信端末装置
との間で情報の送受を制御する。
7に対する情報の書込み及び読出し制御を司り、ハート
ティスフコントローラ(l(D C)1日はHD D
8に対する情報の書込み及び読出し制御を司る。通信制
御部(CCU)20はこの処理装置と他の通信端末装置
との間で情報の送受を制御する。
第1図はこの発明を実施したデータ転送制御装置として
のプリンタインタフェース17の構成を示すブロック図
である。
のプリンタインタフェース17の構成を示すブロック図
である。
データバッファ21は、マイクロコンピュータ11から
の書込み信号WRを受けて主記憶部としてのメインメモ
リ12からDMA転送で読出されてきた印刷データDA
TAを一時格納する初段(第1段)のバッファメモリで
ある。
の書込み信号WRを受けて主記憶部としてのメインメモ
リ12からDMA転送で読出されてきた印刷データDA
TAを一時格納する初段(第1段)のバッファメモリで
ある。
データバッファ22は、後述するデータラッチ制御回路
25からのデータ取込み要求を受けてデータバッファ2
1からのデータDATAを取込んで格納する第2段のバ
ッファメモリである。
25からのデータ取込み要求を受けてデータバッファ2
1からのデータDATAを取込んで格納する第2段のバ
ッファメモリである。
P/S変換回路23は1例えばシフトレジスタ等からな
り、印字同期回路24からのロード(0号を受けて、デ
ータバッファ22からデータD A TAをロードして
P→S変換(パラレル−シリアル変換)をして書込みデ
ータWDATAとしてプリンタ5に出力する。
り、印字同期回路24からのロード(0号を受けて、デ
ータバッファ22からデータD A TAをロードして
P→S変換(パラレル−シリアル変換)をして書込みデ
ータWDATAとしてプリンタ5に出力する。
印字同期回路24は、プリンタ5からのさ込みクロック
信号WCLK、ライン同期信号LSYNC及びフレーム
同期信号FSYNCを受けて、所定のタイミンクでP/
S変換回路23に対してロート信号を出力する。
信号WCLK、ライン同期信号LSYNC及びフレーム
同期信号FSYNCを受けて、所定のタイミンクでP/
S変換回路23に対してロート信号を出力する。
データラッチ制御回路2Sは、印字同期回路24からの
ロード信号に基づいてDMAリクエスト発生回路26に
対するDMA要求信号(DMAリクエスト)の出力指示
及びデータバッファ22に対するデータの取込み指示を
与える。このデータラッチ制御回路25はDMAリクエ
スト発生回路26に対するDMA要求信号(DMAリク
エスト)の出力指示を制御するための第1段のフラグF
l及びデータバッファ22に対するデータの取込み指示
を制御するための第2段のフラグI?2を有している。
ロード信号に基づいてDMAリクエスト発生回路26に
対するDMA要求信号(DMAリクエスト)の出力指示
及びデータバッファ22に対するデータの取込み指示を
与える。このデータラッチ制御回路25はDMAリクエ
スト発生回路26に対するDMA要求信号(DMAリク
エスト)の出力指示を制御するための第1段のフラグF
l及びデータバッファ22に対するデータの取込み指示
を制御するための第2段のフラグI?2を有している。
D M Aリクエスト発生回路26は、データラッチ制
御回路25からのDMA要求出力指示を受けてマイクロ
コンピュータ11に対してD M AリクエストDRQ
(ローアクティブとする)を出力する。
御回路25からのDMA要求出力指示を受けてマイクロ
コンピュータ11に対してD M AリクエストDRQ
(ローアクティブとする)を出力する。
次に、このように構成したこの実施例の作用について第
4図及び第5図をも参照して説明する。
4図及び第5図をも参照して説明する。
ます、DAMテータ転送転送動作について第4図を参1
!((して説明する。
!((して説明する。
1つMA子データ送の開始に際して、マイクロコンピュ
ータ11はDMAコントローラの初M設定すなわちソー
スアドレス、テステイ不一ションア1(レス、転送カウ
ンタ等を設定をする。また、データ転送制御装置として
のプリンタインタフェース17の第2段のデータバッフ
ァ22.P/S’f換回路23.データラッチ制御回路
25の第1段のフラグF1及び第2段のフラグl’X
2等をクリアする。
ータ11はDMAコントローラの初M設定すなわちソー
スアドレス、テステイ不一ションア1(レス、転送カウ
ンタ等を設定をする。また、データ転送制御装置として
のプリンタインタフェース17の第2段のデータバッフ
ァ22.P/S’f換回路23.データラッチ制御回路
25の第1段のフラグF1及び第2段のフラグl’X
2等をクリアする。
そして、データラッチ制御回路25は、第1段のフラグ
F1がクリア(リセット)されているときに、DMAリ
クエスト発生回路26からマイクロコンピュータ11の
D M Aコントローラに対してDMAリクエストDR
Qを発生させろ。
F1がクリア(リセット)されているときに、DMAリ
クエスト発生回路26からマイクロコンピュータ11の
D M Aコントローラに対してDMAリクエストDR
Qを発生させろ。
それによって、DMAコントローラは主記憶部とし、て
のメインメモリ12からデータを読出して。
のメインメモリ12からデータを読出して。
この子−タDATAを第1段(置設)のデータバッファ
21に転送する。このI) M A転送が開始されてD
MA要求DRQがクリアされ、所定量のデータ転送か終
了した後第1段のフラグFlがセットされる。
21に転送する。このI) M A転送が開始されてD
MA要求DRQがクリアされ、所定量のデータ転送か終
了した後第1段のフラグFlがセットされる。
この第1段のフラグFlがセットされ、第2段のフラグ
F2がリセットされた状態になると、データラッチ制御
回路25は第2段のデータバッファ22に取込み指示を
与え、これにより第1段のデータバッファ21に格納さ
れているデータDATAが第2段のデータバッファ22
に転送される。
F2がリセットされた状態になると、データラッチ制御
回路25は第2段のデータバッファ22に取込み指示を
与え、これにより第1段のデータバッファ21に格納さ
れているデータDATAが第2段のデータバッファ22
に転送される。
そして、印字同期回路24からP/S変換回路23に対
してロード信号が与えられて、第2段のデータバッファ
22からP/S変換回路23へのデータDATAのロー
トが終了したときに、データラッチ制御回路25は第2
段のフラグF2をリセットする。
してロード信号が与えられて、第2段のデータバッファ
22からP/S変換回路23へのデータDATAのロー
トが終了したときに、データラッチ制御回路25は第2
段のフラグF2をリセットする。
それと共に、データラッチ制御回路25は、第2段のフ
ラグF2をリセットしたときに第1段のフラグF1をリ
セットし、これによってDMAリクエスト発生の条件が
整うので、すべてのデータ1)ATAの転送が終了して
いなければ、再度DMAリクエストDRQを発生させろ
。
ラグF2をリセットしたときに第1段のフラグF1をリ
セットし、これによってDMAリクエスト発生の条件が
整うので、すべてのデータ1)ATAの転送が終了して
いなければ、再度DMAリクエストDRQを発生させろ
。
次に、この動作について第5図のタイミングチャートを
参照して説明する。
参照して説明する。
ます、バッファメモリをデータバッファ21の一段のみ
としてデータ転送を行なうときには、同図(イ)L;示
すように、P/S変換回″tPT23に対してロード信
号(以下rP/S変換ロード信号」と称する)が与えら
れてデータバッファ21に格納されたデータがP/S変
換回路23にローi(されると、データバッファ21の
状態を示すフラグr・’かりセット(H”→”L″1さ
れる。
としてデータ転送を行なうときには、同図(イ)L;示
すように、P/S変換回″tPT23に対してロード信
号(以下rP/S変換ロード信号」と称する)が与えら
れてデータバッファ21に格納されたデータがP/S変
換回路23にローi(されると、データバッファ21の
状態を示すフラグr・’かりセット(H”→”L″1さ
れる。
そして、このフラグFのリセットによってDMAリクエ
ストDRQが出力(パlじ→゛L′)され、」ミ記憶部
のデータがデータバッファ21へDMA転送されてD
M AリクエストDRQがクリア(L゛→”+1”)
され、このデータバッファ21のデータか次のP/S変
換ロード4n号によってP/S変換回路23に移送され
る。
ストDRQが出力(パlじ→゛L′)され、」ミ記憶部
のデータがデータバッファ21へDMA転送されてD
M AリクエストDRQがクリア(L゛→”+1”)
され、このデータバッファ21のデータか次のP/S変
換ロード4n号によってP/S変換回路23に移送され
る。
このときP/S変換ロード<y号は周期的に発生するの
で、P/S変換ロード信号が発生してDMAリクエスト
DRQが発生したときDMA転送(主記憶部からデータ
バッファ21へのデータ転送)は必す次のP/S変換ロ
ート信号が発生するまでの時間′r以内に終了していな
ければならす、もし次のP/S変換ロード信号が発生す
るまでにDMA転送が終了していなければデータの欠落
が生じる。
で、P/S変換ロード信号が発生してDMAリクエスト
DRQが発生したときDMA転送(主記憶部からデータ
バッファ21へのデータ転送)は必す次のP/S変換ロ
ート信号が発生するまでの時間′r以内に終了していな
ければならす、もし次のP/S変換ロード信号が発生す
るまでにDMA転送が終了していなければデータの欠落
が生じる。
このように、データバッファを一段としたときには、1
)/S変換ロー1(18号の発生周期内にDMA転送を
終了しなければならないために、システムの制御を司る
マイクロコンピュータ11の負担が太き(なるので、1
〕/S変換ロ一ド信号の発生周期をある程度長くしなけ
ればならす、したがって出力装置へのデータ転送速度が
遅くなる。
)/S変換ロー1(18号の発生周期内にDMA転送を
終了しなければならないために、システムの制御を司る
マイクロコンピュータ11の負担が太き(なるので、1
〕/S変換ロ一ド信号の発生周期をある程度長くしなけ
ればならす、したがって出力装置へのデータ転送速度が
遅くなる。
これに対して、上記実施例のようにバッファメモリをデ
ータバッファ21.22の二段b;シたときには、同図
(ロ)に示すように、P/S変換ロード信号がP/S変
換回路23に与えられて第2段のデータバッファ22の
データをP/S変換回路23にロートしたときに第2段
のフラグF2がリセット(■′→’L”)され、この第
2段のフラグF2のリセットにより第1段のデータバッ
ファ21のデータが第2段のデータバッファ22に移送
されて、第1段のフラグF1がリセット(”I+”→’
L”)される。これにより上述した場合と同様にしてD
MAリクエストDRQが発生されて主記憶部メインメモ
リ12)から第1段のデータバッファ21にデータが転
送される。
ータバッファ21.22の二段b;シたときには、同図
(ロ)に示すように、P/S変換ロード信号がP/S変
換回路23に与えられて第2段のデータバッファ22の
データをP/S変換回路23にロートしたときに第2段
のフラグF2がリセット(■′→’L”)され、この第
2段のフラグF2のリセットにより第1段のデータバッ
ファ21のデータが第2段のデータバッファ22に移送
されて、第1段のフラグF1がリセット(”I+”→’
L”)される。これにより上述した場合と同様にしてD
MAリクエストDRQが発生されて主記憶部メインメモ
リ12)から第1段のデータバッファ21にデータが転
送される。
このとき、次のP/S変換ロード信号では第2段のデー
タバッファ22のデータがP/S変換回路23にロード
されるので、今回第1のデータバッファ21にDMA転
送さ社たデータはその次のP/S変換ロード信号によっ
てP/S変換回路23にロートされることになる。
タバッファ22のデータがP/S変換回路23にロード
されるので、今回第1のデータバッファ21にDMA転
送さ社たデータはその次のP/S変換ロード信号によっ
てP/S変換回路23にロートされることになる。
したがって、第1段のデータバッファ21に対するD
M A転送は当該DMAリクエストを発生させたP/S
変換ロート信号の次の次のP/S変換ロート4a号が発
生するまでに終了していれはよいことl;なろ。
M A転送は当該DMAリクエストを発生させたP/S
変換ロート信号の次の次のP/S変換ロート4a号が発
生するまでに終了していれはよいことl;なろ。
それによって、マイクロコンピュータ11にかかる負担
が軽くなり、しかもP/S変換ロード信号の発生周期を
短くしてもDMA転送が間に合うことになり、高速デー
タ転送を行なうことができる。
が軽くなり、しかもP/S変換ロード信号の発生周期を
短くしてもDMA転送が間に合うことになり、高速デー
タ転送を行なうことができる。
このように、この情報処理装置におけるデータ転送制御
装置は、主記憶から転送されるデータを一旦格納する二
段のバッファメモリを備え、その内の初段のバッファメ
モリが空になったときにDMA要求信号を発生するので
、高速でデータ転送を行なうことができる。
装置は、主記憶から転送されるデータを一旦格納する二
段のバッファメモリを備え、その内の初段のバッファメ
モリが空になったときにDMA要求信号を発生するので
、高速でデータ転送を行なうことができる。
なお、上記実施例においては、バッファメモリを二段と
した例について説明したが、三段以上にしてもよく、ま
たこの発明を実施するデータ転送制御装置は、出力装置
としてのプリンタへのデータ転送を制御するものに限ら
hない。
した例について説明したが、三段以上にしてもよく、ま
たこの発明を実施するデータ転送制御装置は、出力装置
としてのプリンタへのデータ転送を制御するものに限ら
hない。
効果
以上説明したように、この発明によれは、出力装置に対
するデータ転送を高速で行なうことができろ。
するデータ転送を高速で行なうことができろ。
第1図はこの発明を実施したデータ転送制御装置の一例
を示すブロック図。 第2図は同じくその子−タ転送制御装置を備えた情報処
理装置の一例を示す外観斜視図、第3図は同じくその制
御部を示すブロック図、第4図及び第5図は同じくその
データ転送制御の説明に供するフロー図及びタイミング
チャートである。 11・・・マイクロコンピュータ 12・・・メインメモリ 17・・・プリンタインタフェース 21.22・・データバッファ 23・・・P/S変換回路 25・・データラッチ制御回路 2日 ・DMAリクエスト発生回路 第1図 第2図 第4冒
を示すブロック図。 第2図は同じくその子−タ転送制御装置を備えた情報処
理装置の一例を示す外観斜視図、第3図は同じくその制
御部を示すブロック図、第4図及び第5図は同じくその
データ転送制御の説明に供するフロー図及びタイミング
チャートである。 11・・・マイクロコンピュータ 12・・・メインメモリ 17・・・プリンタインタフェース 21.22・・データバッファ 23・・・P/S変換回路 25・・データラッチ制御回路 2日 ・DMAリクエスト発生回路 第1図 第2図 第4冒
Claims (1)
- 1 主記憶部からDMA転送で送られてくるデータを出
力装置に転送するデータ転送制御装置において、前記主
記憶部からDMA転送で送られてくるデータを一時格納
する複数段のバツフアメモリと、該複数段のバツフアメ
モリの内の初段のバツフアメモリが空になつたときにD
MA要求信号を発生するDMA要求発生手段とを備えた
ことを特徴とするデータ転送制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9941386A JPS62257563A (ja) | 1986-05-01 | 1986-05-01 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9941386A JPS62257563A (ja) | 1986-05-01 | 1986-05-01 | デ−タ転送制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62257563A true JPS62257563A (ja) | 1987-11-10 |
Family
ID=14246790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9941386A Pending JPS62257563A (ja) | 1986-05-01 | 1986-05-01 | デ−タ転送制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62257563A (ja) |
-
1986
- 1986-05-01 JP JP9941386A patent/JPS62257563A/ja active Pending
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