JP4926947B2 - システムメモリへのgpuのレンダリング - Google Patents
システムメモリへのgpuのレンダリング Download PDFInfo
- Publication number
- JP4926947B2 JP4926947B2 JP2007510913A JP2007510913A JP4926947B2 JP 4926947 B2 JP4926947 B2 JP 4926947B2 JP 2007510913 A JP2007510913 A JP 2007510913A JP 2007510913 A JP2007510913 A JP 2007510913A JP 4926947 B2 JP4926947 B2 JP 4926947B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- graphics processing
- processing subsystem
- memory
- system memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 226
- 238000009877 rendering Methods 0.000 title claims description 24
- 238000012545 processing Methods 0.000 claims description 151
- 230000004044 response Effects 0.000 claims description 17
- 238000013519 translation Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000033001 locomotion Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/125—Frame memory handling using unified memory architecture [UMA]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
- Image Input (AREA)
Description
Claims (16)
- データのレンダリングに応じてレンダリング済み画像の画像データを作成するように構成されているグラフィックス処理ユニットと、
前記グラフィックス処理ユニットに接続されるデータバスインターフェイスであって、データバスを介してコンピュータシステムのシステムメモリ装置に接続されるように構成されている前記データバスインターフェイスとを備えるグラフィックス処理サブシステムであって、
前記グラフィックス処理サブシステムに関連付けられているグラフィックスメモリへの第1のデータの書き込み操作に応じて、前記グラフィックス処理サブシステムが、前記第1のデータの前記書き込み操作を完了させるのに必要な第2のデータであって、コンテキスト状態情報を含む前記第2のデータを取り出し、前記システムメモリ内の前記第1のデータの宛先を前記第2のデータから決定し、前記第1のデータの前記書き込み操作を前記システムメモリ内の前記第1のデータの前記宛先に向け直すように構成され、
前記データバスの第1の仮想チャネルから前記データバスインターフェイスを介して前記第1のデータの前記書き込み操作を受信し、前記データバスの第2の仮想チャネルを使用して、前記データバスインターフェイスを介してシステムメモリから前記第2のデータを取り出すようにさらに構成され、
前記第1のデータに応じてコンテキスト切替を行うように構成されている
グラフィックス処理サブシステム。 - 前記システムメモリ内の前記第1のデータの前記宛先が、前記グラフィックス処理サブシステムに関連付けられている前記グラフィックスメモリとして指定される前記システムメモリの一部内にある、請求項1に記載のグラフィックス処理サブシステム。
- 前記グラフィックス処理サブシステムに接続されているローカルメモリから前記第2のデータを取り出すようにさらに構成されている、請求項1に記載のグラフィックス処理サブシステム。
- 前記第2のデータが、アドレス変換情報を含み、前記グラフィックス処理サブシステムが、前記グラフィックスメモリに関連付けられている仮想アドレスをシステムメモリ内の対応する宛先に変換するように構成されている、請求項1に記載のグラフィックス処理サブシステム。
- 画像のある位置に対応する仮想メモリアドレスを、システムメモリ内の画像データのタイル構成内のメモリアドレスに変換するように構成されているタイルアドレス変換ユニット
をさらに備える、請求項1に記載のグラフィックス処理サブシステム。 - 前記タイルアドレス変換ユニットが、画像の連続部分に対応するある範囲の仮想メモリアドレスに応じて、前記データバス上で前記データバスインターフェイスを介して複数のシステムメモリアクセスを開始するようにさらに構成されている、請求項5に記載のグラフィックス処理サブシステム。
- 前記複数のシステムメモリアクセスが、システムメモリの非連続部分に対するものである、請求項6に記載のグラフィックス処理サブシステム。
- 前記データバスインターフェイスが、前記システムメモリに関連付けられているメモリコントローラが前記第1のデータパケットタイプとの互換性があることを示す指示に応じて、第1のデータパケットタイプのデータパケットを使用して、前記データバスを介して第3のデータを前記システムメモリに伝え、前記メモリコントローラが前記第1のデータパケットタイプと互換性がないことを示す指示に応じて、第2のデータパケットタイプの複数のデータパケットを使用して、前記データバスを介して前記第3のデータを前記システムメモリに伝えるように構成されている、請求項1に記載のグラフィックス処理サブシステム。
- 前記第1のデータパケットタイプが拡張バイトイネーブルデータを含む、請求項8に記載のグラフィックス処理サブシステム。
- レンダリング済み画像に対応する表示信号を表示装置に伝えるように構成されている表示装置コントローラをさらに含む、請求項1に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、前記グラフィックス処理サブシステムに接続されているローカルメモリから前記レンダリング済み画像に対応する画像データを取り出すように構成されている、請求項10に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、前記システムメモリから前記レンダリング済み画像に対応する画像データを取り出すように構成されている、請求項10に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、前記システムメモリ内の画像データのタイル構成から前記レンダリング済み画像の第1の行に対応する第1の画像データを取り出し、前記第1の画像データを前記表示装置に伝えるように構成されている、請求項12に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、前記レンダリング済み画像の前記第1の行を含む前記レンダリング済み画像の1組のタイルに対応する1組の画像データを前記システムメモリから取り出すように構成されている、請求項13に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、画像データの前記第1の行を含まない、前記1組の画像データの一部分を破棄するように構成されている、請求項14に記載のグラフィックス処理サブシステム。
- 前記表示装置コントローラが、前記1組のタイルに含まれ、前記レンダリング済み画像の少なくとも1つの追加行に対応する第2の画像データを格納するように構成されている画像データキャッシュを含み、
前記表示装置コントローラが、前記第1の画像データを取り出した後、前記画像データキャッシュから前記第2の画像データを取り出し、前記第2の画像データを前記表示装置に伝えるように構成されている
請求項14に記載のグラフィックス処理サブシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/833,694 | 2004-04-27 | ||
US10/833,694 US20050237329A1 (en) | 2004-04-27 | 2004-04-27 | GPU rendering to system memory |
PCT/US2005/014368 WO2005104740A2 (en) | 2004-04-27 | 2005-04-26 | Gpu rendering to system memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007535006A JP2007535006A (ja) | 2007-11-29 |
JP4926947B2 true JP4926947B2 (ja) | 2012-05-09 |
Family
ID=35135944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007510913A Active JP4926947B2 (ja) | 2004-04-27 | 2005-04-26 | システムメモリへのgpuのレンダリング |
Country Status (8)
Country | Link |
---|---|
US (1) | US20050237329A1 (ja) |
EP (1) | EP1741089B1 (ja) |
JP (1) | JP4926947B2 (ja) |
CN (1) | CN1950878B (ja) |
CA (1) | CA2564601A1 (ja) |
DE (1) | DE602005018623D1 (ja) |
TW (1) | TWI390400B (ja) |
WO (1) | WO2005104740A2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1890660A (zh) | 2003-11-19 | 2007-01-03 | 路西德信息技术有限公司 | Pc总线上的多重三维图形管线的方法及*** |
US8085273B2 (en) | 2003-11-19 | 2011-12-27 | Lucid Information Technology, Ltd | Multi-mode parallel graphics rendering system employing real-time automatic scene profiling and mode control |
US20090027383A1 (en) | 2003-11-19 | 2009-01-29 | Lucid Information Technology, Ltd. | Computing system parallelizing the operation of multiple graphics processing pipelines (GPPLs) and supporting depth-less based image recomposition |
US7961194B2 (en) | 2003-11-19 | 2011-06-14 | Lucid Information Technology, Ltd. | Method of controlling in real time the switching of modes of parallel operation of a multi-mode parallel graphics processing subsystem embodied within a host computing system |
US8497865B2 (en) | 2006-12-31 | 2013-07-30 | Lucid Information Technology, Ltd. | Parallel graphics system employing multiple graphics processing pipelines with multiple graphics processing units (GPUS) and supporting an object division mode of parallel graphics processing using programmable pixel or vertex processing resources provided with the GPUS |
US7777748B2 (en) | 2003-11-19 | 2010-08-17 | Lucid Information Technology, Ltd. | PC-level computing system with a multi-mode parallel graphics rendering subsystem employing an automatic mode controller, responsive to performance data collected during the run-time of graphics applications |
JP4244028B2 (ja) * | 2004-09-22 | 2009-03-25 | 株式会社ソニー・コンピュータエンタテインメント | グラフィックプロセッサ、制御用プロセッサおよび情報処理装置 |
CA2533279C (en) * | 2005-01-18 | 2011-09-20 | Ryan Eccles | System and method for processing map data |
CA2595085A1 (en) | 2005-01-25 | 2006-11-09 | Lucid Information Technology, Ltd. | Graphics processing and display system employing multiple graphics cores on a silicon chip of monolithic construction |
US7730336B2 (en) * | 2006-05-30 | 2010-06-01 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
US20080143731A1 (en) * | 2005-05-24 | 2008-06-19 | Jeffrey Cheng | Video rendering across a high speed peripheral interconnect bus |
US7444583B2 (en) * | 2005-05-27 | 2008-10-28 | Microsoft Corporation | Standard graphics specification and data binding |
US7619628B2 (en) * | 2005-06-24 | 2009-11-17 | Microsoft Corporation | Caching digital image data |
US7554550B2 (en) * | 2005-06-24 | 2009-06-30 | Microsoft Corporation | Non-destructive processing of digital image data |
US7535433B2 (en) * | 2006-05-18 | 2009-05-19 | Nvidia Corporation | Dynamic multiple display configuration |
US8555099B2 (en) * | 2006-05-30 | 2013-10-08 | Ati Technologies Ulc | Device having multiple graphics subsystems and reduced power consumption mode, software and methods |
US7986327B1 (en) * | 2006-10-23 | 2011-07-26 | Nvidia Corporation | Systems for efficient retrieval from tiled memory surface to linear memory display |
US7805587B1 (en) | 2006-11-01 | 2010-09-28 | Nvidia Corporation | Memory addressing controlled by PTE fields |
TWI328198B (en) * | 2006-12-11 | 2010-08-01 | Via Tech Inc | Gpu context switching system |
TWI372352B (en) | 2008-01-04 | 2012-09-11 | Asustek Comp Inc | Method for assisting in calculation of data using display card |
US8245011B2 (en) * | 2008-02-08 | 2012-08-14 | Texas Instruments Incorporated | Method and system for geometry-based virtual memory management in a tiled virtual memory |
US8392667B2 (en) * | 2008-12-12 | 2013-03-05 | Nvidia Corporation | Deadlock avoidance by marking CPU traffic as special |
US9793982B2 (en) * | 2009-04-21 | 2017-10-17 | Commscope Technologies Llc | System for automatic configuration of a mobile communication system |
US8849190B2 (en) | 2009-04-21 | 2014-09-30 | Andrew Llc | Radio communication systems with integrated location-based measurements for diagnostics and performance optimization |
US9189242B2 (en) * | 2009-09-24 | 2015-11-17 | Nvidia Corporation | Credit-based streaming multiprocessor warp scheduling |
US8669990B2 (en) | 2009-12-31 | 2014-03-11 | Intel Corporation | Sharing resources between a CPU and GPU |
US8537169B1 (en) | 2010-03-01 | 2013-09-17 | Nvidia Corporation | GPU virtual memory model for OpenGL |
US8291146B2 (en) * | 2010-07-15 | 2012-10-16 | Ati Technologies Ulc | System and method for accessing resources of a PCI express compliant device |
CN101976183B (zh) * | 2010-09-27 | 2012-02-22 | 广东威创视讯科技股份有限公司 | 一种多窗口图像同时更新时图像更新的方法及装置 |
US8683135B2 (en) * | 2010-10-31 | 2014-03-25 | Apple Inc. | Prefetch instruction that ignores a cache hit |
CN102096897B (zh) * | 2011-03-17 | 2012-05-02 | 长沙景嘉微电子有限公司 | 基于分块渲染的gpu中块存储策略的实现 |
JP5800565B2 (ja) * | 2011-05-11 | 2015-10-28 | キヤノン株式会社 | データ転送装置及びデータ転送方法 |
CN102270095A (zh) * | 2011-06-30 | 2011-12-07 | 威盛电子股份有限公司 | 多重显示器控制方法及其*** |
US9117302B2 (en) * | 2011-11-30 | 2015-08-25 | Qualcomm Incorporated | Switching between direct rendering and binning in graphics processing using an overdraw tracker |
US9305324B2 (en) | 2012-12-21 | 2016-04-05 | Nvidia Corporation | System, method, and computer program product for tiled deferred shading |
US9495721B2 (en) * | 2012-12-21 | 2016-11-15 | Nvidia Corporation | Efficient super-sampling with per-pixel shader threads |
EP2775695B1 (en) * | 2013-03-07 | 2016-08-17 | ABB Schweiz AG | Mobile device with context specific transformation of data items to data images |
EP3014456A4 (en) * | 2013-06-24 | 2017-01-18 | Intel Corporation | Page management approach to fully utilize hardware caches for tiled rendering |
US8719374B1 (en) | 2013-09-19 | 2014-05-06 | Farelogix, Inc. | Accessing large data stores over a communications network |
GB2521151B (en) | 2013-12-10 | 2021-06-02 | Advanced Risc Mach Ltd | Configurable thread ordering for a data processing apparatus |
GB2521155B (en) * | 2013-12-10 | 2021-06-02 | Advanced Risc Mach Ltd | Configuring thread scheduling on a multi-threaded data processing apparatus |
JP6291934B2 (ja) * | 2014-03-18 | 2018-03-14 | 日本電気株式会社 | 情報処理装置、描画方法、及びプログラム |
CN105427236A (zh) * | 2015-12-18 | 2016-03-23 | 魅族科技(中国)有限公司 | 一种图像渲染方法及装置 |
CN105678680A (zh) * | 2015-12-30 | 2016-06-15 | 魅族科技(中国)有限公司 | 一种图像处理的方法和装置 |
US10282808B2 (en) * | 2016-05-27 | 2019-05-07 | Intel Corporation | Hierarchical lossless compression and null data support |
US10417733B2 (en) * | 2017-05-24 | 2019-09-17 | Samsung Electronics Co., Ltd. | System and method for machine learning with NVMe-of ethernet SSD chassis with embedded GPU in SSD form factor |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09212654A (ja) * | 1996-02-06 | 1997-08-15 | Sony Computer Entertainment:Kk | 描画装置及び描画方法 |
US6665788B1 (en) * | 2001-07-13 | 2003-12-16 | Advanced Micro Devices, Inc. | Reducing latency for a relocation cache lookup and address mapping in a distributed memory system |
JP2004506986A (ja) * | 2000-08-17 | 2004-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチプロセッサコンピュータシステムにおいて、ポストされたリクエストのための別個のバーチャルチャネルを実現するためのシステムおよび方法 |
JP2005521280A (ja) * | 2002-03-14 | 2005-07-14 | サイトリックス システムズ, インコーポレイテッド | クライアントにおいてグラフィックおよびメディア・ディスプレーを作成する方法および装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6104417A (en) * | 1996-09-13 | 2000-08-15 | Silicon Graphics, Inc. | Unified memory computer architecture with dynamic graphics memory allocation |
US5907330A (en) * | 1996-12-18 | 1999-05-25 | Intel Corporation | Reducing power consumption and bus bandwidth requirements in cellular phones and PDAS by using a compressed display cache |
US6195734B1 (en) * | 1997-07-02 | 2001-02-27 | Micron Technology, Inc. | System for implementing a graphic address remapping table as a virtual register file in system memory |
US6075546A (en) * | 1997-11-10 | 2000-06-13 | Silicon Grahphics, Inc. | Packetized command interface to graphics processor |
US6275243B1 (en) * | 1998-04-08 | 2001-08-14 | Nvidia Corporation | Method and apparatus for accelerating the transfer of graphical images |
US7130958B2 (en) * | 2003-12-02 | 2006-10-31 | Super Talent Electronics, Inc. | Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes |
US20020083254A1 (en) * | 2000-12-22 | 2002-06-27 | Hummel Mark D. | System and method of implementing interrupts in a computer processing system having a communication fabric comprising a plurality of point-to-point links |
US6847370B2 (en) * | 2001-02-20 | 2005-01-25 | 3D Labs, Inc., Ltd. | Planar byte memory organization with linear access |
US7009618B1 (en) * | 2001-07-13 | 2006-03-07 | Advanced Micro Devices, Inc. | Integrated I/O Remapping mechanism |
-
2004
- 2004-04-27 US US10/833,694 patent/US20050237329A1/en not_active Abandoned
-
2005
- 2005-04-26 DE DE602005018623T patent/DE602005018623D1/de active Active
- 2005-04-26 CA CA002564601A patent/CA2564601A1/en not_active Abandoned
- 2005-04-26 WO PCT/US2005/014368 patent/WO2005104740A2/en not_active Application Discontinuation
- 2005-04-26 JP JP2007510913A patent/JP4926947B2/ja active Active
- 2005-04-26 CN CN2005800135116A patent/CN1950878B/zh not_active Expired - Fee Related
- 2005-04-26 EP EP05739859A patent/EP1741089B1/en active Active
- 2005-04-27 TW TW094113472A patent/TWI390400B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09212654A (ja) * | 1996-02-06 | 1997-08-15 | Sony Computer Entertainment:Kk | 描画装置及び描画方法 |
JP2004506986A (ja) * | 2000-08-17 | 2004-03-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチプロセッサコンピュータシステムにおいて、ポストされたリクエストのための別個のバーチャルチャネルを実現するためのシステムおよび方法 |
US6665788B1 (en) * | 2001-07-13 | 2003-12-16 | Advanced Micro Devices, Inc. | Reducing latency for a relocation cache lookup and address mapping in a distributed memory system |
JP2005521280A (ja) * | 2002-03-14 | 2005-07-14 | サイトリックス システムズ, インコーポレイテッド | クライアントにおいてグラフィックおよびメディア・ディスプレーを作成する方法および装置 |
Also Published As
Publication number | Publication date |
---|---|
CA2564601A1 (en) | 2005-11-10 |
US20050237329A1 (en) | 2005-10-27 |
EP1741089B1 (en) | 2009-12-30 |
TW200620151A (en) | 2006-06-16 |
WO2005104740A3 (en) | 2006-09-21 |
CN1950878A (zh) | 2007-04-18 |
TWI390400B (zh) | 2013-03-21 |
CN1950878B (zh) | 2010-06-16 |
JP2007535006A (ja) | 2007-11-29 |
EP1741089A4 (en) | 2008-01-16 |
WO2005104740A2 (en) | 2005-11-10 |
EP1741089A2 (en) | 2007-01-10 |
DE602005018623D1 (de) | 2010-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4926947B2 (ja) | システムメモリへのgpuのレンダリング | |
US6104418A (en) | Method and system for improved memory interface during image rendering | |
US7589741B1 (en) | Processing high numbers of independent textures in a 3-D graphics pipeline | |
US6658531B1 (en) | Method and apparatus for accessing graphics cache memory | |
US7864185B1 (en) | Register based queuing for texture requests | |
US7262776B1 (en) | Incremental updating of animated displays using copy-on-write semantics | |
US6097402A (en) | System and method for placement of operands in system memory | |
CN1213374C (zh) | 靠近局部输入/输出总线的桥接器中的输入/输出地址转换装置及方法 | |
US5990902A (en) | Apparatus and method for prefetching texture data in a video controller of graphic accelerators | |
US6377266B1 (en) | Bit BLT with multiple graphics processors | |
JP3350043B2 (ja) | 図形処理装置及び図形処理方法 | |
US6331854B1 (en) | Method and apparatus for accelerating animation in a video graphics system | |
US6157384A (en) | Apparatus and method for drawing | |
JP4545242B2 (ja) | ノンブロッキング・パイプライン・キャッシュ | |
US7170512B2 (en) | Index processor | |
EP1721298A2 (en) | Embedded system with 3d graphics core and local pixel buffer | |
JP2002117412A (ja) | 画像処理システム、デバイス、方法及びコンピュータプログラム | |
JP2003323339A (ja) | メモリアクセス装置、半導体デバイス、メモリアクセス制御方法、コンピュータプログラム及び記録媒体 | |
US20050275665A1 (en) | System and method for efficiently supporting image rotation modes by utilizing a display controller | |
US6253261B1 (en) | System and method for direct memory access in a computer system | |
JPH0361199B2 (ja) | ||
JPS58136093A (ja) | 表示制御装置 | |
JPH0727556B2 (ja) | バスアクセス方式 | |
JPH07199907A (ja) | 表示制御装置 | |
JP2000200078A (ja) | 画像デ―タ処理装置およびその処理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110622 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110629 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110722 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110729 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110822 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120208 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4926947 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |