JPS62257543A - マイクロプログラム活性化状態検査回路 - Google Patents
マイクロプログラム活性化状態検査回路Info
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- JPS62257543A JPS62257543A JP61100747A JP10074786A JPS62257543A JP S62257543 A JPS62257543 A JP S62257543A JP 61100747 A JP61100747 A JP 61100747A JP 10074786 A JP10074786 A JP 10074786A JP S62257543 A JPS62257543 A JP S62257543A
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- 238000001994 activation Methods 0.000 claims description 71
- 238000007689 inspection Methods 0.000 claims description 13
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、マイクロプログラムのテスト時におけ゛る
マイクロプログラムの活性化率を調べてテストデータの
有効性を検証するのに好適なマイクロプログラム活性化
状態検査回路に関する。
マイクロプログラムの活性化率を調べてテストデータの
有効性を検証するのに好適なマイクロプログラム活性化
状態検査回路に関する。
（従来の技術）
マイクロプログラム制御方式のデータ処理装置において
は、マイクロプログラムのロジックによってユーザ命令
を実現する。複雑な機能を持つユーザ命令を実現する場
合等、複雑なマイクロプログラムをテストする場合、そ
のテストによるマイクロプログラムの活性化率を調べる
ことは、テストデータの有効性のチェックに大変効果が
ある。
は、マイクロプログラムのロジックによってユーザ命令
を実現する。複雑な機能を持つユーザ命令を実現する場
合等、複雑なマイクロプログラムをテストする場合、そ
のテストによるマイクロプログラムの活性化率を調べる
ことは、テストデータの有効性のチェックに大変効果が
ある。
マイクロプログラムの１ステツプが実行された場合、そ
のステップは活性化されたとされる。テスト対像となる
マイクロプログラム、即ち被テストマイクロプログラム
の総ステツプに対する活性化されたステップ数の比が活
性化率となる。上記のテストデータには、この活性化率
が１００％となることが要求される。
のステップは活性化されたとされる。テスト対像となる
マイクロプログラム、即ち被テストマイクロプログラム
の総ステツプに対する活性化されたステップ数の比が活
性化率となる。上記のテストデータには、この活性化率
が１００％となることが要求される。
しかし、活性化率が１００％のテストデータは、テスト
対象となるマイクロプログラムのステップ数が少なく、
マイクロプログラムのロジックが平易であれば作り易い
ものの、そのマイクロプログラムが複雑、大容量である
場合には、作成が困難であった。また複雑、大容量のマ
イクロプログラムを対象とするテストデータの場合には
、その有効性を検証することも困難であった。このため
、この種テストデータの有効性を簡単且つ確実に検証で
きる回路の実現が要望されていた。
対象となるマイクロプログラムのステップ数が少なく、
マイクロプログラムのロジックが平易であれば作り易い
ものの、そのマイクロプログラムが複雑、大容量である
場合には、作成が困難であった。また複雑、大容量のマ
イクロプログラムを対象とするテストデータの場合には
、その有効性を検証することも困難であった。このため
、この種テストデータの有効性を簡単且つ確実に検証で
きる回路の実現が要望されていた。
（発明が解決しようとする問題点）
したがって、この発明においては、７１Ｍ、大言８のマ
イクロプログラムを対象とするテストデータの場合に、
その有効性を検証することが困難であるという上記した
従来の問題点を解決し、マイクロプログラムのテスト時
におけるマイクロプログラムの活性化率がマイクロプロ
グラムの規模等に無関係に間中に測定でき、もってテス
トデータの有効性の検証が簡単に且つ確実に行なえるマ
イクロプログラム活性化状態検査回路を提供することに
ある。
イクロプログラムを対象とするテストデータの場合に、
その有効性を検証することが困難であるという上記した
従来の問題点を解決し、マイクロプログラムのテスト時
におけるマイクロプログラムの活性化率がマイクロプロ
グラムの規模等に無関係に間中に測定でき、もってテス
トデータの有効性の検証が簡単に且つ確実に行なえるマ
イクロプログラム活性化状態検査回路を提供することに
ある。
′：［発明の構成］
（問題点を解決するための手段と作用）上記の問題点を
解決するために、この発明では、制御記憶に格納されて
いるマイクロプログラムの各ステップの活性化状態を記
憶するためのＲＡＭと、このＲＡＭに任意のアドレスを
与えるためのカウンタと、活性化状態測定時には制御記
憶に与えられるマイクロ命令アドレスを、活性化状態読
出し時にはカウンタの出力を、ＲＡＭのアドレスライン
に選択出力するセレクタと、活性化状態測定および活性
化状態読出しの制御を行なうＩｖＩ罪回路とを設けてい
る。この訓皿回路は、活性化状態測定時にはセレクタの
出力の指定するＲ Ａ Ｍのアドレスに活性化有りを示
す所定データを書込み、活性化状態の読出し時にはカウ
ンタを制御すると共に上記セレクタの出力の指定するＲ
ＡＭのアドレスのデータを読出す。これにより、活性化
状態測定時には活性化されたステップに対応するＲＡＭ
のアドレスに上記の所定データが記録され、活性化状態
読出し時には被テストマイクロプログラムが格納されて
いる制御記憶の領域に対応するＲＡＭの領域から、活性
化の有無を示すデータを順に読出すことができる。なお
、活性化状態測定時においてＲＡＭから読出されるデー
タに１が加算された値をＲＡＭの同一アドレスに書き戻
すようにすることにより、各ステップ毎の活性化回数を
ＲＡＭに記録することもできる。
解決するために、この発明では、制御記憶に格納されて
いるマイクロプログラムの各ステップの活性化状態を記
憶するためのＲＡＭと、このＲＡＭに任意のアドレスを
与えるためのカウンタと、活性化状態測定時には制御記
憶に与えられるマイクロ命令アドレスを、活性化状態読
出し時にはカウンタの出力を、ＲＡＭのアドレスライン
に選択出力するセレクタと、活性化状態測定および活性
化状態読出しの制御を行なうＩｖＩ罪回路とを設けてい
る。この訓皿回路は、活性化状態測定時にはセレクタの
出力の指定するＲ Ａ Ｍのアドレスに活性化有りを示
す所定データを書込み、活性化状態の読出し時にはカウ
ンタを制御すると共に上記セレクタの出力の指定するＲ
ＡＭのアドレスのデータを読出す。これにより、活性化
状態測定時には活性化されたステップに対応するＲＡＭ
のアドレスに上記の所定データが記録され、活性化状態
読出し時には被テストマイクロプログラムが格納されて
いる制御記憶の領域に対応するＲＡＭの領域から、活性
化の有無を示すデータを順に読出すことができる。なお
、活性化状態測定時においてＲＡＭから読出されるデー
タに１が加算された値をＲＡＭの同一アドレスに書き戻
すようにすることにより、各ステップ毎の活性化回数を
ＲＡＭに記録することもできる。
（実施例）
ａ、第１実施例
ａｌ、構成
７ｊ４１図（ａ）はこの発明のＩＴ１実施例を示すマイ
クロプログラム活性化状態検査回路１０のブロック構成
図である。活性化状態検査回路１０は、マイクロプログ
ラム制御方式のデータ処理装置が通常に有するマイクロ
プログラム制御装！２０に付加されて用いられる。この
制御装置２０は、各種マイクロプログラムが格納されて
おり、マイクロ命令アドレスによリアドレッシングされ
るｎワードの制卸記憶２１を有している。制御記憶２１
から読出されるマイクロ命令は、マイクロ命令レジスタ
（図示せず）に保持され、図示せぬ各種演算処理エレメ
ント、活性化状態検査回路１０等を制御するのに用いら
れる。
クロプログラム活性化状態検査回路１０のブロック構成
図である。活性化状態検査回路１０は、マイクロプログ
ラム制御方式のデータ処理装置が通常に有するマイクロ
プログラム制御装！２０に付加されて用いられる。この
制御装置２０は、各種マイクロプログラムが格納されて
おり、マイクロ命令アドレスによリアドレッシングされ
るｎワードの制卸記憶２１を有している。制御記憶２１
から読出されるマイクロ命令は、マイクロ命令レジスタ
（図示せず）に保持され、図示せぬ各種演算処理エレメ
ント、活性化状態検査回路１０等を制御するのに用いら
れる。
活性化状態検査回路１０において、１１は制御記憶２１
に格納されているマイクロプログラムの各ステップの活
性化状態（ここでは活性化の有無）を記憶するための１
ビツトｘｎワードの（即ちあり御記憶２１ど同一ワード
数の）例えば２ポ一トＲＡＭ、１２はＲＡＭＩＩのアド
レスラインである。１３はＲＡ〜１１１に対するアドレ
ス指定が可能なカウンタ、１４はカウンタ１３の出力お
よび制御記憶２１に対するマイクロ命令アドレスのいず
れか一方をアドレスライン１２に選択出力するセレクタ
（ＳＥＬ）である。１５は論理°゛１”および論理”
ｏ ”データのうちのいずれか一方をＲＡ〜１１１に対
する書込みデータ（ビット）として（ＲＡＭ１１の入力
ボートに）選択出力するセレクタ、１６はＲＡ Ｍ １
１、カウンタ１３およびセレクタ１４．１５を制御記憶
２１内の特定マイクロプログラムにより制御する制御回
路である。
に格納されているマイクロプログラムの各ステップの活
性化状態（ここでは活性化の有無）を記憶するための１
ビツトｘｎワードの（即ちあり御記憶２１ど同一ワード
数の）例えば２ポ一トＲＡＭ、１２はＲＡＭＩＩのアド
レスラインである。１３はＲＡ〜１１１に対するアドレ
ス指定が可能なカウンタ、１４はカウンタ１３の出力お
よび制御記憶２１に対するマイクロ命令アドレスのいず
れか一方をアドレスライン１２に選択出力するセレクタ
（ＳＥＬ）である。１５は論理°゛１”および論理”
ｏ ”データのうちのいずれか一方をＲＡ〜１１１に対
する書込みデータ（ビット）として（ＲＡＭ１１の入力
ボートに）選択出力するセレクタ、１６はＲＡ Ｍ １
１、カウンタ１３およびセレクタ１４．１５を制御記憶
２１内の特定マイクロプログラムにより制御する制御回
路である。
ａ２．動作
次に、第１図（ａ）の活性化状態検査回路１０の動作を
説明する。この実鳥例において、活性化状態検査回路１
０の動作は、ＲＡＭ１１を初期化するステップＳ１ａと
、マイクロプログラムの活性化状態を測定するステップ
Ｓ２８と、ＲＡＭ１１に記憶されている活性化状態を読
出すステップＳ３ａとに分けられる。
説明する。この実鳥例において、活性化状態検査回路１
０の動作は、ＲＡＭ１１を初期化するステップＳ１ａと
、マイクロプログラムの活性化状態を測定するステップ
Ｓ２８と、ＲＡＭ１１に記憶されている活性化状態を読
出すステップＳ３ａとに分けられる。
ａ２−１．ステップ３１ａ
制御記憶２１に格納されているマイクロプロゲラｌ＼（
テスト対象となるマイクロプログラム）の活性化状態を
測定するのに先だち、ＲＡ Ｍ １１を初期化（”Ｏ’
”クリア）するためのステップ３１ａが次のように行な
われる。このステップＳ１ａでは、まず制御回路１６は
、カウンタ１３にＯ（ＲＡＭ１１の先頭アドレスＯ）を
セットする。また制御回路１６は、制御記憶２１に対す
るマイクロ命令アドレスお上びカウンタ１３の出力のう
ち、後者が選択されるようにセレクタ１４を制御すると
共に、論理１１１１１データおよび論理１１０ ＩＴデ
ータのうち、後者が選択されるようにセレクタ１５を制
御する。しかしてセレクタ１４は、ステップ３１ａの間
、カウンタ１３の出力をＲＡＭ１１のアドレスライン１
２に選択出力し、セレクタ１５は論理“Ｏ′°データを
書込みデータ（ビット）としてＲＡＭ１１（の入力ボー
ト）に選択出力する。また制御回路１Ｇは、ステップ３
１ａの間、ＲＡＭ１１の甜込み動作を許可すると共にカ
ウンタ１３をインクリメント動作させる。この結果、ア
ドレスライン１２の内容は、Ｏ（アドレスＯ）からｎ−
１（アドレスｎ−１）まで順次変化し、ＲＡＭ１１の呂
アドレスに論理°“０′′データが書込まれる。即ちＲ
ＡＭ１１が゛Ｏ′°クリアされるつａ２−２．ステップ
３２ａ ＲＡＭＮを初期化するステップ３１ａが終了すると、活
性化状態測定のためのステップ３２ａが行なわれる。こ
のステップ３２ａでは、制御回路１Ｇはセレクタ１４．
１５を切替える。即ちセレクタ１５は、制御記憶２１に
対するマイクロ命令アドレスおよびカウンタ１３の出力
のうち、前者が選択され□るようにセレクタ１４を制御
すると共に、論理°゛１′′１′′データ理“０°゛デ
ータのうち、前者が選択されるようにセレクタ１５を制
御する。しかしてセレクタ１４は、ステップＳ２ａの間
、マイクロ命令アドレスをＲＡＭ１１のアドレスライン
１２に選択出力し、セレクタ１５は論理ＩＩ Ｉ １１
データを８込みデータ（ビット）としてＲＡＭ１１（の
入力ポート）に選択出力する。また制御回路１６は、ス
テップＳ１ａの場合と同様にＲＡ Ｎ−＋ １１の書込
み動作を許可する。この結果、マイクロ命令アドレス（
に応じて参照された制願記憶２１内アドレス）に一致す
るＲＡＭＩＩ内アドレノアドレスクタ１５からの論理″
１°°データが書込まれる。したがって、テスト対象マ
イクロプログラムの全ステップが活性化されているなら
ば、このマイクロプログラムの６１１２０記憶２１内格
納領域に対応するＲＡＭＩＩ内領域の各アドレスには、
いずれも論理” ｉ ”データが書込まれることになる
。
テスト対象となるマイクロプログラム）の活性化状態を
測定するのに先だち、ＲＡ Ｍ １１を初期化（”Ｏ’
”クリア）するためのステップ３１ａが次のように行な
われる。このステップＳ１ａでは、まず制御回路１６は
、カウンタ１３にＯ（ＲＡＭ１１の先頭アドレスＯ）を
セットする。また制御回路１６は、制御記憶２１に対す
るマイクロ命令アドレスお上びカウンタ１３の出力のう
ち、後者が選択されるようにセレクタ１４を制御すると
共に、論理１１１１１データおよび論理１１０ ＩＴデ
ータのうち、後者が選択されるようにセレクタ１５を制
御する。しかしてセレクタ１４は、ステップ３１ａの間
、カウンタ１３の出力をＲＡＭ１１のアドレスライン１
２に選択出力し、セレクタ１５は論理“Ｏ′°データを
書込みデータ（ビット）としてＲＡＭ１１（の入力ボー
ト）に選択出力する。また制御回路１Ｇは、ステップ３
１ａの間、ＲＡＭ１１の甜込み動作を許可すると共にカ
ウンタ１３をインクリメント動作させる。この結果、ア
ドレスライン１２の内容は、Ｏ（アドレスＯ）からｎ−
１（アドレスｎ−１）まで順次変化し、ＲＡＭ１１の呂
アドレスに論理°“０′′データが書込まれる。即ちＲ
ＡＭ１１が゛Ｏ′°クリアされるつａ２−２．ステップ
３２ａ ＲＡＭＮを初期化するステップ３１ａが終了すると、活
性化状態測定のためのステップ３２ａが行なわれる。こ
のステップ３２ａでは、制御回路１Ｇはセレクタ１４．
１５を切替える。即ちセレクタ１５は、制御記憶２１に
対するマイクロ命令アドレスおよびカウンタ１３の出力
のうち、前者が選択され□るようにセレクタ１４を制御
すると共に、論理°゛１′′１′′データ理“０°゛デ
ータのうち、前者が選択されるようにセレクタ１５を制
御する。しかしてセレクタ１４は、ステップＳ２ａの間
、マイクロ命令アドレスをＲＡＭ１１のアドレスライン
１２に選択出力し、セレクタ１５は論理ＩＩ Ｉ １１
データを８込みデータ（ビット）としてＲＡＭ１１（の
入力ポート）に選択出力する。また制御回路１６は、ス
テップＳ１ａの場合と同様にＲＡ Ｎ−＋ １１の書込
み動作を許可する。この結果、マイクロ命令アドレス（
に応じて参照された制願記憶２１内アドレス）に一致す
るＲＡＭＩＩ内アドレノアドレスクタ１５からの論理″
１°°データが書込まれる。したがって、テスト対象マ
イクロプログラムの全ステップが活性化されているなら
ば、このマイクロプログラムの６１１２０記憶２１内格
納領域に対応するＲＡＭＩＩ内領域の各アドレスには、
いずれも論理” ｉ ”データが書込まれることになる
。
ａ２−３．ステップ３３ａ
マイクロ１０グラムの活性化状態を測定するステップ３
２ａが終了すると、活性上状態読出しのためのステップ
３３ａが行なわれる。このステップＳ３ａでは、まず制
御回路１６は、ＲＡ Ｍ １１の書込みを禁止すると共
に、活性化状態を調べたいマイクロプログラムの（制御
記憶２１内）先頭アドレスをカウンタ１３にセットする
。また制御回路１６は、セレクタ１４を切替える。即ち
１１−回路１６は、制御記憶２１に対するマイクロ命令
アドレスおよびカウンタ１３の出力のうち、書名が選択
されるようにセレクタ１４をＩｌｌ １１１する。しか
してセレクタ１４は、ステップ３３ａの間、カウンタ１
３の出力をＲＡＭ１１のアドレスライン１２に選択出力
する。そして制御回路１Ｇは、カウンタ１３の出力（カ
ウント値）が活性化状態を調べたいマイクロプログラム
の（制御記憶２１内）Ｊｄ終アドレスに一致するように
なるまで、この力ｌクンタ１３をインクリメント動作さ
せる。この結果、アドレスライン１２の内容は、活性化
状態を調べたいマイクロプログラムの先頭アドレスから
最終アドレスまで順次変化する。これにより、活性化状
態を調べたいマイクロプログラムのあり御記憶２１内領
域に対応するＲ Ａ Ｍ １１内領域の内容が、即ちテ
スト対象マイクロプログラムの各ステップ毎に活性化の
有無を示す１とットデータが、ＲＡＭ１１（の出力ボー
ト）から順次読出される。
２ａが終了すると、活性上状態読出しのためのステップ
３３ａが行なわれる。このステップＳ３ａでは、まず制
御回路１６は、ＲＡ Ｍ １１の書込みを禁止すると共
に、活性化状態を調べたいマイクロプログラムの（制御
記憶２１内）先頭アドレスをカウンタ１３にセットする
。また制御回路１６は、セレクタ１４を切替える。即ち
１１−回路１６は、制御記憶２１に対するマイクロ命令
アドレスおよびカウンタ１３の出力のうち、書名が選択
されるようにセレクタ１４をＩｌｌ １１１する。しか
してセレクタ１４は、ステップ３３ａの間、カウンタ１
３の出力をＲＡＭ１１のアドレスライン１２に選択出力
する。そして制御回路１Ｇは、カウンタ１３の出力（カ
ウント値）が活性化状態を調べたいマイクロプログラム
の（制御記憶２１内）Ｊｄ終アドレスに一致するように
なるまで、この力ｌクンタ１３をインクリメント動作さ
せる。この結果、アドレスライン１２の内容は、活性化
状態を調べたいマイクロプログラムの先頭アドレスから
最終アドレスまで順次変化する。これにより、活性化状
態を調べたいマイクロプログラムのあり御記憶２１内領
域に対応するＲ Ａ Ｍ １１内領域の内容が、即ちテ
スト対象マイクロプログラムの各ステップ毎に活性化の
有無を示す１とットデータが、ＲＡＭ１１（の出力ボー
ト）から順次読出される。
さて、この実施例では、ＲＡＭＩＩの出力ボートを因示
せぬ演算処理エレメントのデータ出力用バスに接続する
ようにしている。この場合、ＲＡ〜１１１からの読出し
データを、上記のバスに接続されているレジスタ、メモ
リ等に転送することにより、テスト対象マイクロプログ
ラムロジックの活性化状態の検査に用いることができる
。この検査により、■テストデータの有効性のチェック
（テスト漏れが無いかということ）、■不要（絶対に実
行されない）ロジックのチェック、■テスト結果には現
われなかったロジックミスの検出（設計上は実行されて
いるべきロジックが実行されていないが、テスト結果不
正としては検出されなかったという状態）等が可能とな
り、マイクロプログラムの設計品質の向上が図れる。
せぬ演算処理エレメントのデータ出力用バスに接続する
ようにしている。この場合、ＲＡ〜１１１からの読出し
データを、上記のバスに接続されているレジスタ、メモ
リ等に転送することにより、テスト対象マイクロプログ
ラムロジックの活性化状態の検査に用いることができる
。この検査により、■テストデータの有効性のチェック
（テスト漏れが無いかということ）、■不要（絶対に実
行されない）ロジックのチェック、■テスト結果には現
われなかったロジックミスの検出（設計上は実行されて
いるべきロジックが実行されていないが、テスト結果不
正としては検出されなかったという状態）等が可能とな
り、マイクロプログラムの設計品質の向上が図れる。
ｂ、第２実茄例
ｂｌ、構成
第１図（ｂ）はこの発明の第２実施例に係るマイクロプ
ログラム活性化状態検査回路３０のブロック構成図であ
る。なお、第１図（ａ）と同一部分には同一符号を付し
て詳細な説明は省略する。第１図（ｂ）の活性化状態検
査回路３０の第１図（ａ）の活性化状態検査回路１０と
異なる点は、次の通りである。まず１ビツトｘｎワード
の２ポ一トＲＡＭ１１に代えて、マイクロプログラムの
各ステップの活性化回数を記憶するためのｍビット×ｎ
ワードの２ポ一トＲＡＭ３１が用いられ、上記の活性化
回数を＋１するための加算器３２が新たに付加されてい
る。この加算器３２の一方の入力にはＲＡＭ３１の（出
力ボートからの）出力データが供給され、他方の入力に
は数値１が供給される。また、セレクタ１５に代えて、
加算器３２の出力データ（ｍビット）およびｍビットの
オール°′０″データのいずれか一方を書込みデータと
してＲＡＭ３１（の入力ポート）に選択出力するセレク
タ３３が用いられ、！１３１０回路１６に代えてカウン
タ１３、セレクタ１４．３３およびＲＡＭ３１を制御す
る制御回路３４が用いられる。
ログラム活性化状態検査回路３０のブロック構成図であ
る。なお、第１図（ａ）と同一部分には同一符号を付し
て詳細な説明は省略する。第１図（ｂ）の活性化状態検
査回路３０の第１図（ａ）の活性化状態検査回路１０と
異なる点は、次の通りである。まず１ビツトｘｎワード
の２ポ一トＲＡＭ１１に代えて、マイクロプログラムの
各ステップの活性化回数を記憶するためのｍビット×ｎ
ワードの２ポ一トＲＡＭ３１が用いられ、上記の活性化
回数を＋１するための加算器３２が新たに付加されてい
る。この加算器３２の一方の入力にはＲＡＭ３１の（出
力ボートからの）出力データが供給され、他方の入力に
は数値１が供給される。また、セレクタ１５に代えて、
加算器３２の出力データ（ｍビット）およびｍビットの
オール°′０″データのいずれか一方を書込みデータと
してＲＡＭ３１（の入力ポート）に選択出力するセレク
タ３３が用いられ、！１３１０回路１６に代えてカウン
タ１３、セレクタ１４．３３およびＲＡＭ３１を制御す
る制御回路３４が用いられる。
ｂ２．動作
次に、第１図（１））の活性化状態検査回路３０の動作
を説明する。この実施例において、活性化状態検査回路
３Ｇの動作は、ＲＡＭ３１を初期化するステップＳ１ｂ
と、マイクロプログラムの活性化回数を測定するステッ
プＳ２ｂと、ＲＡＭ３１に記憶されている活性化回数を
読出すステップＳ３ｂとに分けられる。
を説明する。この実施例において、活性化状態検査回路
３Ｇの動作は、ＲＡＭ３１を初期化するステップＳ１ｂ
と、マイクロプログラムの活性化回数を測定するステッ
プＳ２ｂと、ＲＡＭ３１に記憶されている活性化回数を
読出すステップＳ３ｂとに分けられる。
ｂ２−１．ステップＳ１ｂ
このステップＳ１ｂの動作は、前記したステップ３１ａ
とほぼ同様である。但し、ステップＳ１ｂでは、ｍビッ
ト×ｎワードのＲＡＭ３１を初期化（ここでは゛Ｏ゛ク
リア）する必要から、ＲＡＭ３１初期化のための書込み
データとして、ｍビットのオール゛′Ｏ″データが（セ
レクタ１５に相当する）セレクタ３３により選択される
。
とほぼ同様である。但し、ステップＳ１ｂでは、ｍビッ
ト×ｎワードのＲＡＭ３１を初期化（ここでは゛Ｏ゛ク
リア）する必要から、ＲＡＭ３１初期化のための書込み
データとして、ｍビットのオール゛′Ｏ″データが（セ
レクタ１５に相当する）セレクタ３３により選択される
。
ｂ２−２．ステップＳ２ｂ
ステップＳｌｂが終了すると、活性化回数測定のための
ステップＳ２ｂが行なわれる。このステップＳ２ｂにお
けるセレクタ１４の状態は、前記したステップＳ２ａと
同様である。したがって、ＲＡＭ３１のアドレスライン
１２上には、制御記１２１に対するマイクロ命令アドレ
スが選択出力される。
ステップＳ２ｂが行なわれる。このステップＳ２ｂにお
けるセレクタ１４の状態は、前記したステップＳ２ａと
同様である。したがって、ＲＡＭ３１のアドレスライン
１２上には、制御記１２１に対するマイクロ命令アドレ
スが選択出力される。
またｆｉｌ Ｍ回路３４は、加算器３２の加算結果が選
択されるようにセレクタ３３をυ制御する。これにより
加算器３２の加算結果が、書込みデータとしてＲＡＭ３
１（の入力ボート）に供給される。また制御回路３４は
、ステップＳ２ｂの期間中、ステップＳ２ａの場合と同
様にＲＡＭ３１の門込み動作を許可する。書込み動作が
許可されている場合には、２ボートＲＡ Ｍ ３１では
、（出力ボートからの）読出し！ｌＪ作と並行して（入
力ボートに供給される入力データの）書込み動作が行な
われる。ＲＡＭ３１の読出し１１１作は各メモリサイク
ル毎に行なわれ、自込み動作は各メモリサイクルの切替
わり時に行なわれる。
択されるようにセレクタ３３をυ制御する。これにより
加算器３２の加算結果が、書込みデータとしてＲＡＭ３
１（の入力ボート）に供給される。また制御回路３４は
、ステップＳ２ｂの期間中、ステップＳ２ａの場合と同
様にＲＡＭ３１の門込み動作を許可する。書込み動作が
許可されている場合には、２ボートＲＡ Ｍ ３１では
、（出力ボートからの）読出し！ｌＪ作と並行して（入
力ボートに供給される入力データの）書込み動作が行な
われる。ＲＡＭ３１の読出し１１１作は各メモリサイク
ル毎に行なわれ、自込み動作は各メモリサイクルの切替
わり時に行なわれる。
ＲＡ Ｍ １１のメモリサイクルは、マイクロ命令サイ
クルと同一周期である。
クルと同一周期である。
さてＲＡＭ３１は、アドレスライン１２上のアドレス、
即ちセレクタ１４から選択出力されたマイクロ命令アド
レスによリアドレッシングされる。これにより、マイク
ロ命令アドレスに応じて参照された制御記憶２１内アド
レスに一致するＲＡＭ１１内アドレスの記憶データ（活
性化回数、初期状態はＯ）が、ＲＡＭ１１（の出カポ−
１−）から読出される。
即ちセレクタ１４から選択出力されたマイクロ命令アド
レスによリアドレッシングされる。これにより、マイク
ロ命令アドレスに応じて参照された制御記憶２１内アド
レスに一致するＲＡＭ１１内アドレスの記憶データ（活
性化回数、初期状態はＯ）が、ＲＡＭ１１（の出カポ−
１−）から読出される。
ＲＡＭ３１から読出されたデータ（これまでの活性化回
数）は加算器３２に供給される。加算器３２は、ＲＡＭ
３１からの読出しデータに対し、その読出しと同一のメ
モリサイクルの間に１を加算し、最新の活性化回数を算
出する。この加算器３２の加算結果（＋１結果）はセレ
クタ３３により選択され、その加尊前のデータの読出し
と同一のメモリサイクルの間にＲＡＭ３１（の入力ボー
ト）に供給される。
数）は加算器３２に供給される。加算器３２は、ＲＡＭ
３１からの読出しデータに対し、その読出しと同一のメ
モリサイクルの間に１を加算し、最新の活性化回数を算
出する。この加算器３２の加算結果（＋１結果）はセレ
クタ３３により選択され、その加尊前のデータの読出し
と同一のメモリサイクルの間にＲＡＭ３１（の入力ボー
ト）に供給される。
しかしてセレクタ３３により選択された加算＠３２の＋
１結果は、ＲＡＭ１１の書込み動作が許可されているこ
とから、上記加専前のデータの読出しと同一のメモリサ
イクルの終了時に、上記加算前のデータが格納されてい
たＲＡＭ３１のアドレスに１込まれる。即ち、この実施
例では、マイクロ命令に同期したＲＡＭ１１のメモリサ
イクル毎に、マイクロ命令アドレス（に応じて参照され
た制御記憶２１内アドレス）に一致するＲＡＭ１１内ア
ドレスの内容が＋１される。したがって、ステップＳ２
ｂ終了時のＲＡＭ３１の各アドレスの内容は、ν制御記
憶２１内のマイクロプログラムの各ステップ毎の活性化
回数を示す。
１結果は、ＲＡＭ１１の書込み動作が許可されているこ
とから、上記加専前のデータの読出しと同一のメモリサ
イクルの終了時に、上記加算前のデータが格納されてい
たＲＡＭ３１のアドレスに１込まれる。即ち、この実施
例では、マイクロ命令に同期したＲＡＭ１１のメモリサ
イクル毎に、マイクロ命令アドレス（に応じて参照され
た制御記憶２１内アドレス）に一致するＲＡＭ１１内ア
ドレスの内容が＋１される。したがって、ステップＳ２
ｂ終了時のＲＡＭ３１の各アドレスの内容は、ν制御記
憶２１内のマイクロプログラムの各ステップ毎の活性化
回数を示す。
ｂ２−３．ステップＳ３ｂ
ステップＳ２ｂが終了すると、活性化回数読出しのため
のステップＳ３ｂが行なわれる。このステップＳ３ｂの
動作は、前記したステップＳ３８の場合と同愼である。
のステップＳ３ｂが行なわれる。このステップＳ３ｂの
動作は、前記したステップＳ３８の場合と同愼である。
但し、ここでは、マイクロプログラムの各ステップ毎の
活性化回数が（ＲＡ〜１３１より）読出される。このた
め、例えば応用プログラムの実行により、マイクロプロ
グラム中の種々の処理単位の実行回数をカウントするこ
とにより、ＣＰＵの性能向上のためにチューニングすべ
きマイクロプログラム処理を知ることができ、活性化状
態検査回路１０を用いた場合に比ベマイクロプログラム
の設計品質の一層の向上が図れる。
活性化回数が（ＲＡ〜１３１より）読出される。このた
め、例えば応用プログラムの実行により、マイクロプロ
グラム中の種々の処理単位の実行回数をカウントするこ
とにより、ＣＰＵの性能向上のためにチューニングすべ
きマイクロプログラム処理を知ることができ、活性化状
態検査回路１０を用いた場合に比ベマイクロプログラム
の設計品質の一層の向上が図れる。
［発明の効果］
以上詳述したようにこの発明によれば、マイクロプログ
ラムのテスト時におけるマイクロプログラムの′ｒ８性
化性態状態イクロプログラムの規模等に無関係に簡単に
測定できるので、テストデータの有効性の検証が簡単に
且つ確実に行なえる。
ラムのテスト時におけるマイクロプログラムの′ｒ８性
化性態状態イクロプログラムの規模等に無関係に簡単に
測定できるので、テストデータの有効性の検証が簡単に
且つ確実に行なえる。
第１図（ａ）はこの発明のマイクロプログラム活性化状
態検査回路の第１実施例を示すブロック構成図、第１図
（ｂ）は同回路の第２実１′Ｍ例を示すブロック構成図
である。 １０、３０・・・マイクロプログラム活性化状態検査回
路、１１．３１・・・ＲＡＭ、１３・・・カウンタ、１
４．１ｓ、 ３３・・・セレクタ（ＳＥＬ） 、１６．
３４・・・♂り御回路、２１・・・制御記憶、３２・・
・加桿器。
態検査回路の第１実施例を示すブロック構成図、第１図
（ｂ）は同回路の第２実１′Ｍ例を示すブロック構成図
である。 １０、３０・・・マイクロプログラム活性化状態検査回
路、１１．３１・・・ＲＡＭ、１３・・・カウンタ、１
４．１ｓ、 ３３・・・セレクタ（ＳＥＬ） 、１６．
３４・・・♂り御回路、２１・・・制御記憶、３２・・
・加桿器。
Claims (2)
- （１）各種マイクロプログラムが格納されておりマイク
ロ命令アドレスによりアドレッシングされる制御記憶を
備え、この制御記憶から読出されるマイクロ命令により
各部が制御されるマイクロプログラム制御方式のデータ
処理装置において、上記マイクロプログラムの各ステッ
プの活性化状態を記憶するためのＲＡＭと、このＲＡＭ
に任意のアドレスを与えるためのカウンタと、上記活性
化状態の測定時には上記制御記憶に与えられる上記マイ
クロ命令アドレスを、上記活性化状態の読出し時には上
記カウンタの出力を、上記ＲＡＭのアドレスラインに選
択出力するセレクタと、上記活性化状態の測定時には上
記セレクタの出力の指定する上記ＲＡＭのアドレスに活
性化有りを示す所定データを書込む一方、上記活性化状
態の読出し時には上記カウンタを制御すると共に上記セ
レクタの出力の指定する上記ＲＡＭのアドレスのデータ
を読出す制御回路とを具備し、上記ＲＡＭに上記マイク
ロプログラムの各ステップの活性化の有無を記録するよ
うにしたことを特徴とするマイクロプログラム活性化状
態検査回路。 - （２）各種マイクロプログラムが格納されておりマイク
ロ命令アドレスによリアドレッシングされる制御記憶を
備え、この制御記憶から読出されるマイクロ命令により
各部が制御されるマイクロプログラム制御方式のデータ
処理装置において、上記マイクロプログラムの各ステッ
プの活性化状態を記憶するためのＲＡＭと、このＲＡＭ
に任意のアドレスを与えるためのカウンタと、上記活性
化状態の測定時には上記制御記憶に与えられる上記マイ
クロ命令アドレスを、上記活性化状態の読出し時には上
記カウンタの出力を、上記ＲＡＭのアドレスラインに選
択出力するセレクタと、上記活性化状態の測定時には上
記セレクタの出力の指定する上記ＲＡＭのアドレスのデ
ータを読出し、このデータに１が加算された値を上記Ｒ
ＡＭの同一アドレスに書込む一方、上記活性化状態の読
出し時には上記カウンタを制御すると共に上記セレクタ
の出力の指定する上記ＲＡＭのアドレスのデータを読出
す制御回路とを具備し、上記ＲＡＭに上記マイクロプロ
グラムの各ステップの活性化の回数を記録するようにし
たことを特徴とするマイクロプログラム活性化状態検査
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100747A JPS62257543A (ja) | 1986-04-30 | 1986-04-30 | マイクロプログラム活性化状態検査回路 |
| US07/353,196 US5113501A (en) | 1986-04-30 | 1989-05-16 | System for checking the activity and activity ratio of microprogram under test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100747A JPS62257543A (ja) | 1986-04-30 | 1986-04-30 | マイクロプログラム活性化状態検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257543A true JPS62257543A (ja) | 1987-11-10 |
Family
ID=14282130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100747A Pending JPS62257543A (ja) | 1986-04-30 | 1986-04-30 | マイクロプログラム活性化状態検査回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5113501A (ja) |
| JP (1) | JPS62257543A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634022A (en) * | 1992-03-06 | 1997-05-27 | International Business Machines Corporation | Multi-media computer diagnostic system |
| FR2786287B1 (fr) * | 1998-11-20 | 2000-12-22 | St Microelectronics Sa | Dispositif d'analyse statistique d'un microcontroleur |
| US8386852B2 (en) * | 2002-11-05 | 2013-02-26 | Hewlett-Packard Development Company, L.P. | Automated recording and replaying of software regression tests |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU613651A1 (ru) * | 1976-12-16 | 1987-03-15 | Предприятие П/Я А-3886 | Запоминающее устройство |
| JPS54127247A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Microprogram controller |
| JPS5582359A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Microprogram test unit |
| US4315313A (en) * | 1979-12-27 | 1982-02-09 | Ncr Corporation | Diagnostic circuitry in a data processor |
-
1986
- 1986-04-30 JP JP61100747A patent/JPS62257543A/ja active Pending
-
1989
- 1989-05-16 US US07/353,196 patent/US5113501A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5113501A (en) | 1992-05-12 |
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