JPS62254516A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62254516A JPS62254516A JP61098990A JP9899086A JPS62254516A JP S62254516 A JPS62254516 A JP S62254516A JP 61098990 A JP61098990 A JP 61098990A JP 9899086 A JP9899086 A JP 9899086A JP S62254516 A JPS62254516 A JP S62254516A
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- 239000007787 solid Substances 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシーケンサの出力部に用いられるシーケンサソ
リッドステートリレー（以下シーケンサＳＳＲと記す）
に関するものである。
リッドステートリレー（以下シーケンサＳＳＲと記す）
に関するものである。
第４図（ａ）、 （ｂ）、 （Ｃ）は従来のシーケンサ
ＳＳＲの構成例を示し、図において、１はガラスエポキ
シ基板、２０はシーケンサＳＳＲ，２はシーケンサ５Ｓ
Ｒ２０の一方の側面側に設けられ、負荷への電源供給を
接話するための外部からの制御信号を印加するための端
子、３は外部から信号を受は半導体主素子７をオン、オ
フするトライアックカプラ、４は抵抗であり、上記入力
端子２．トライアックカプラ３．抵抗４は上記基板ｌ上
にロー材で付けられている。また５はアルミ基板、６は
シー ゛ケンサ５ＳＲ２０の他方の側面側に設けられ
電源側、負荷側からの接続を行なうための主端子、７は
トライアックカプラ３から信号を受は主回路をオン、オ
フする半導体主素子であり、上記出力端子６．半導体主
素子７．抵抗は該基板５上にロー材で取付けられ、上記
両基板１．５は互いに中継端子８でロー材により接続さ
れている。９は中継端子８で接続された両基板１，５を
収納するケース、１０はケース内の基板１．５を固定す
る樹脂、１６は取付穴である。
ＳＳＲの構成例を示し、図において、１はガラスエポキ
シ基板、２０はシーケンサＳＳＲ，２はシーケンサ５Ｓ
Ｒ２０の一方の側面側に設けられ、負荷への電源供給を
接話するための外部からの制御信号を印加するための端
子、３は外部から信号を受は半導体主素子７をオン、オ
フするトライアックカプラ、４は抵抗であり、上記入力
端子２．トライアックカプラ３．抵抗４は上記基板ｌ上
にロー材で付けられている。また５はアルミ基板、６は
シー ゛ケンサ５ＳＲ２０の他方の側面側に設けられ
電源側、負荷側からの接続を行なうための主端子、７は
トライアックカプラ３から信号を受は主回路をオン、オ
フする半導体主素子であり、上記出力端子６．半導体主
素子７．抵抗は該基板５上にロー材で取付けられ、上記
両基板１．５は互いに中継端子８でロー材により接続さ
れている。９は中継端子８で接続された両基板１，５を
収納するケース、１０はケース内の基板１．５を固定す
る樹脂、１６は取付穴である。
第５図（Ｉｎ）、 （ｂ）は半導体主素子の構造を示し
たものであり、図中１１はＴ！板、１３はシリコンペレ
ット、１４はＴｉ リード、１５はゲートリードであ
り、１２は１２等反１１．シリコンベット１３゜Ｔｉリ
ード１４．ゲートリード１５をロー材するためのハンダ
である。
たものであり、図中１１はＴ！板、１３はシリコンペレ
ット、１４はＴｉ リード、１５はゲートリードであ
り、１２は１２等反１１．シリコンベット１３゜Ｔｉリ
ード１４．ゲートリード１５をロー材するためのハンダ
である。
また、第６図は半導体主素子とトライアックカプラを収
納するためのケースを示し、該ケース９にはシーケンサ
５ＳＲ２０を取付けるために必要な取付穴１６が設けら
れている。
納するためのケースを示し、該ケース９にはシーケンサ
５ＳＲ２０を取付けるために必要な取付穴１６が設けら
れている。
従来のシーケンサＳＳＲは半導体主素子のＴ。
リードが出力端子側のみに取り出されているのでアルミ
基板上の回路配線を長くしなければならず、基板が大き
くなってしまうこと、また入力端子。
基板上の回路配線を長くしなければならず、基板が大き
くなってしまうこと、また入力端子。
出力端子、中継端子があるので接続を多くしなけれなら
ないこと等により、シーケンサＳＳＲの外形が大きくな
るだけでなく、製造工数が増大するという問題があった
。
ないこと等により、シーケンサＳＳＲの外形が大きくな
るだけでなく、製造工数が増大するという問題があった
。
この発明は上記のような問題点を解消するためになされ
たもので、その外形が小さくかつ製造工数が少ないシー
ケンサソリ７ドステートリレーを得ることを目的とする
。
たもので、その外形が小さくかつ製造工数が少ないシー
ケンサソリ７ドステートリレーを得ることを目的とする
。
この発明に係るシーケンサＳＳＲは半導体主素子のＴｉ
リードを出力側と入力側とに取り出すとともに、入力端
子、出力端子をケース内側面よりケース側壁内部をへて
ケース側壁上面部へ取り出すようにしたものである。
リードを出力側と入力側とに取り出すとともに、入力端
子、出力端子をケース内側面よりケース側壁内部をへて
ケース側壁上面部へ取り出すようにしたものである。
この発明においては、半導体主素子のＴＩ リードを出
力側と入力側とに取り出したからトライアックカプラの
出力側と半導体主素子の入力側とを容易に接続でき、こ
のため基板上の回路配線が短くなり、中継端子をなくす
ことができる。また人。
力側と入力側とに取り出したからトライアックカプラの
出力側と半導体主素子の入力側とを容易に接続でき、こ
のため基板上の回路配線が短くなり、中継端子をなくす
ことができる。また人。
出力端子をケース内側面よりケース側壁内部をへてケー
ス側壁上面部に取り出したから、端子付ケースにより容
易に入力端子、出力端子を取り出すことができる。
ス側壁上面部に取り出したから、端子付ケースにより容
易に入力端子、出力端子を取り出すことができる。
以下本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるシーケンサＳＳＨの構
成例を示し、図中、第４図と同一符号は同一または相当
部分を示し、２ａはシーケンサ５ＳＲ２０のケース９ａ
の一方の側壁に設けられ、負荷への供給を接話するため
の外部からの制御信号を印加するための端子、６ａは上
記ケース９ａの他方の側壁に設けられ電源側、ｉ荷側と
接続するための主端子であり、このように本実施例では
これらの端子取り出しをインサート端子付ケース９ａを
用い行なっている。また３は外部から信号を受は半導体
主素子７をオン、オフするトライアックカプラ、７はト
ライアックカプラ３から信号を受は主回路をオン、オフ
する半導体主素子である。
成例を示し、図中、第４図と同一符号は同一または相当
部分を示し、２ａはシーケンサ５ＳＲ２０のケース９ａ
の一方の側壁に設けられ、負荷への供給を接話するため
の外部からの制御信号を印加するための端子、６ａは上
記ケース９ａの他方の側壁に設けられ電源側、ｉ荷側と
接続するための主端子であり、このように本実施例では
これらの端子取り出しをインサート端子付ケース９ａを
用い行なっている。また３は外部から信号を受は半導体
主素子７をオン、オフするトライアックカプラ、７はト
ライアックカプラ３から信号を受は主回路をオン、オフ
する半導体主素子である。
第２図は本発明の一実施例による半導体主素子の構造を
示し、図中１１はＴ２板、１３はシリコンペレット、１
４ａは半導体素子７のＴｉリードで、出力側と入力側の
両側に取り出されている。
示し、図中１１はＴ２板、１３はシリコンペレット、１
４ａは半導体素子７のＴｉリードで、出力側と入力側の
両側に取り出されている。
１２は、Ｔ２板、シリコンペレット１３．Ｔｔ リー
ド１４．ゲートリード１５をロー材するためのハンダで
ある。
ド１４．ゲートリード１５をロー材するためのハンダで
ある。
第３図は本発明の一実施例によるインサート端子付ケー
スを示し、ケース９ａには、入力端子２ａ、出力端子６
ａが設けられている。この入力端子２ａ、出力端子６ａ
はケース内側面よりケース側壁内部をへてケース上面へ
取り出す構造となっており、またケース９ａにはシーケ
ンサ５ＳＲ２０を取付けるのに必要な取付穴１６が設け
られている。
スを示し、ケース９ａには、入力端子２ａ、出力端子６
ａが設けられている。この入力端子２ａ、出力端子６ａ
はケース内側面よりケース側壁内部をへてケース上面へ
取り出す構造となっており、またケース９ａにはシーケ
ンサ５ＳＲ２０を取付けるのに必要な取付穴１６が設け
られている。
次に組立方法について説明する。
アルミ基板５にトライアックカプラ３抵抗４半導体主素
子７をロー材で取付け、これらをインサート端子付ケー
ス９ａに収納し、その後入力端子２ａ、出力端子６ａと
アルミ基板５とを接続し、樹脂１０で固定する。
子７をロー材で取付け、これらをインサート端子付ケー
ス９ａに収納し、その後入力端子２ａ、出力端子６ａと
アルミ基板５とを接続し、樹脂１０で固定する。
このようなシーケンサソリッドステートリレーでは、半
導体主素子７のＴｉリード１４ａを出力側と入力側とに
取り出すことによりトライアックカプラ３の出力側と半
導体主素子の入力側とを容易に接続でき、このため基板
上の回路配線が短（なり、中継端子をなくせる。また入
、出力端子をケース内側面よりケース側壁上面部に取り
出すようにしたから、端子付ケースにより容易に入力端
子、出力端子を取り出すことができる。
導体主素子７のＴｉリード１４ａを出力側と入力側とに
取り出すことによりトライアックカプラ３の出力側と半
導体主素子の入力側とを容易に接続でき、このため基板
上の回路配線が短（なり、中継端子をなくせる。また入
、出力端子をケース内側面よりケース側壁上面部に取り
出すようにしたから、端子付ケースにより容易に入力端
子、出力端子を取り出すことができる。
なお、上記実施例ではシーケンサＳＳＲについて説明し
たが、本発明は該シーケンサＳＳＲと同様な形状をした
単相あるいは多相のソリッドステートリレーにも適用で
きる。
たが、本発明は該シーケンサＳＳＲと同様な形状をした
単相あるいは多相のソリッドステートリレーにも適用で
きる。
以上のように、この発明によれば、半導体主素子のＴｉ
リードを出力側と入力側とに取り出し、かつ人、出
力端子をケース内側面よりケース上面部へ取り出したの
で、外形が小さくかつ製造工数が少ない安価なシーケン
サソリッドステートリレーが得られる効果がある。
リードを出力側と入力側とに取り出し、かつ人、出
力端子をケース内側面よりケース上面部へ取り出したの
で、外形が小さくかつ製造工数が少ない安価なシーケン
サソリッドステートリレーが得られる効果がある。
第１図は本発明の一実施例によるシーケンサＳＳＲの構
成図、第２図は本発明の半導体主素子の構造図、第３図
は本発明のインサート端子付ケースを示す図、第４図は
従来のシーケンサＳＳＲの構成図、第５図は従来の半導
体主素子の構造図、第６図は従来のケースを示す図であ
る。 ２ａ・・・入力端子、３・・・トライアックカプラ、４
・・・抵抗、５・・・アルミ基板、６ａ・・・出力端子
、７・・・半導体主素子、９ニ・・・インサート端子付
ケース、ｌＯ・・・樹脂、１１・・・Ｔ２仮、１２・・
・ハンダ、１３・・・シリコンペレット、１４ａ・・・
Ｔ１ リード、１５・・・ゲートリード、１６・・・取
付穴、２０・・・シーケンサＳＳＲ。 なお図中同一符号は同−又は相当部分を示す。
成図、第２図は本発明の半導体主素子の構造図、第３図
は本発明のインサート端子付ケースを示す図、第４図は
従来のシーケンサＳＳＲの構成図、第５図は従来の半導
体主素子の構造図、第６図は従来のケースを示す図であ
る。 ２ａ・・・入力端子、３・・・トライアックカプラ、４
・・・抵抗、５・・・アルミ基板、６ａ・・・出力端子
、７・・・半導体主素子、９ニ・・・インサート端子付
ケース、ｌＯ・・・樹脂、１１・・・Ｔ２仮、１２・・
・ハンダ、１３・・・シリコンペレット、１４ａ・・・
Ｔ１ リード、１５・・・ゲートリード、１６・・・取
付穴、２０・・・シーケンサＳＳＲ。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）基板上に、半導体主素子からなる多数個の回路及
び該回路をオン、オフ制御するためのトライアックカプ
ラを搭載したシーケンサソリッドステートリレーにおい
て、 半導体主素子は該素子の両側の出力側と入力側とに取り
出されたＴ＿ｉリードを有することを特徴とするシーケ
ンサソリッドステートリレー。 - （２）上記半導体主素子、トライアックカプラを収納す
るケースは、ケース内側面よりケース側壁内部をへて該
側壁上面に取り出された外部端子取り出しのためのイン
サート端子を有することを特徴とする特許請求の範囲第
１項記載のシーケンサソリッドステートリレー。 - （３）上記半導体主素子は出力端子側の基板上に上記ト
ライアックカプラは入力端子側の基板上に配置されてい
ることを特徴とする特許請求の範囲第１項または第２項
記載のシーケンサソリッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9899086A JP2730888B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9899086A JP2730888B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62254516A true JPS62254516A (ja) | 1987-11-06 |
| JP2730888B2 JP2730888B2 (ja) | 1998-03-25 |
Family
ID=14234432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9899086A Expired - Lifetime JP2730888B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730888B2 (ja) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027070A (ja) * | 1973-07-11 | 1975-03-20 | ||
| JPS5584692U (ja) * | 1978-12-06 | 1980-06-11 | ||
| JPS5643170U (ja) * | 1979-09-10 | 1981-04-20 | ||
| JPS57113447U (ja) * | 1981-01-06 | 1982-07-13 | ||
| JPS58128589U (ja) * | 1982-02-24 | 1983-08-31 | 日本電気株式会社 | 集積回路部品用ソケツト |
| JPS58147982A (ja) * | 1982-02-22 | 1983-09-02 | ミテル・コ−ポレ−シヨン | ハイブリツド回路のコネクタ |
| JPS58144848U (ja) * | 1982-03-24 | 1983-09-29 | 富士通株式会社 | ハイブリツドｉｃ |
| JPS605139U (ja) * | 1983-06-03 | 1985-01-14 | 山一電機工業株式会社 | Ｉｃパツケ−ジの実装機構 |
| JPS60112089U (ja) * | 1983-12-29 | 1985-07-29 | 日本電気株式会社 | 半導体装置用ソケツト |
| JPS61149226A (ja) * | 1984-12-25 | 1986-07-07 | Agency Of Ind Science & Technol | ガス選択透過性複合膜およびその製造方法 |
-
1986
- 1986-04-28 JP JP9899086A patent/JP2730888B2/ja not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58128589U (ja) * | 1982-02-24 | 1983-08-31 | 日本電気株式会社 | 集積回路部品用ソケツト |
| JPS58144848U (ja) * | 1982-03-24 | 1983-09-29 | 富士通株式会社 | ハイブリツドｉｃ |
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| JPS60112089U (ja) * | 1983-12-29 | 1985-07-29 | 日本電気株式会社 | 半導体装置用ソケツト |
| JPS61149226A (ja) * | 1984-12-25 | 1986-07-07 | Agency Of Ind Science & Technol | ガス選択透過性複合膜およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730888B2 (ja) | 1998-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |