JPS6225431A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6225431A JPS6225431A JP60164129A JP16412985A JPS6225431A JP S6225431 A JPS6225431 A JP S6225431A JP 60164129 A JP60164129 A JP 60164129A JP 16412985 A JP16412985 A JP 16412985A JP S6225431 A JPS6225431 A JP S6225431A
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor device
- transistor
- chip
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関し、さらに詳述すればパッケ
ージに封入された半導体装置の構成に関する。
ージに封入された半導体装置の構成に関する。
ＭＯＳメモリーに代表されるように、現在の半導体装置
の高集積化、高性能化の発達は目立ましいものがある。
の高集積化、高性能化の発達は目立ましいものがある。
この発達は主に装置を構成しているＭｏＳトランジスタ
、キャパシタ、配線などの微細化によるものである。し
かしながら、このような素子の微細化に伴い、素子の単
位長さ当りに印加される電圧すなわち電界強度が、次第
に強くなってきており、この高電界効果に起因した素子
の信頼性低下が重要な問題となっている。たとえば、Ｍ
ｏ８）−ランジスタのしきい値電圧の変動や伝達コンダ
クタンスの低下、ＭＯＳキャパシタの絶縁性劣化などが
挙げられる。
、キャパシタ、配線などの微細化によるものである。し
かしながら、このような素子の微細化に伴い、素子の単
位長さ当りに印加される電圧すなわち電界強度が、次第
に強くなってきており、この高電界効果に起因した素子
の信頼性低下が重要な問題となっている。たとえば、Ｍ
ｏ８）−ランジスタのしきい値電圧の変動や伝達コンダ
クタンスの低下、ＭＯＳキャパシタの絶縁性劣化などが
挙げられる。
従来の半導体装置は、半導体基板上に特性を検査するこ
とのみ目的とした半導体素子が形成されている。この素
子は、半導体装置の主機能を達成するためのものではな
く、半導体基板上へ素子を形成するための製造工程を検
査したり、形成された素子特性の良否を判定するための
ものである。
とのみ目的とした半導体素子が形成されている。この素
子は、半導体装置の主機能を達成するためのものではな
く、半導体基板上へ素子を形成するための製造工程を検
査したり、形成された素子特性の良否を判定するための
ものである。
したがって、半導体基板上でのみ本素子の検査が可能で
ある。しかしながら１本基板をパッケージに収納した後
の検査に関しては考慮されておらず、パッケージに取り
付けられた半導体装置内の索子特性やその特性変動は検
査できなかった。
ある。しかしながら１本基板をパッケージに収納した後
の検査に関しては考慮されておらず、パッケージに取り
付けられた半導体装置内の索子特性やその特性変動は検
査できなかった。
本発明の目的は、パッケージに取り付けられた半導体基
板に内蔵した素子もしくは回路の経時的な特性変動を検
知すること、さらには半導体装置の寿命を検知すること
を可能ならしめる半導体装置を提供することにある。
板に内蔵した素子もしくは回路の経時的な特性変動を検
知すること、さらには半導体装置の寿命を検知すること
を可能ならしめる半導体装置を提供することにある。
上記目的を達成するために、本発明の半導体装置におい
ては、半導体基板を封入するパッケージの外部取り出し
電極から、半導体基板上に設けた検査用素子の特性を測
定できる構造を採用した。
ては、半導体基板を封入するパッケージの外部取り出し
電極から、半導体基板上に設けた検査用素子の特性を測
定できる構造を採用した。
ここでの検査用素子は１例えば、ダイオード、トランジ
スタ、キャパシタ、配線などを単体とするばかりでなく
、それらを組み合わせた回路として設けることも可能で
ある。
スタ、キャパシタ、配線などを単体とするばかりでなく
、それらを組み合わせた回路として設けることも可能で
ある。
このようにして設けた検査用素子の特性検知は随時可能
であり、半導体素子の特性変動を把握することができる
。
であり、半導体素子の特性変動を把握することができる
。
以下、本発明の実施例を詳細に説明する。
実施例１
第１図（ａ）および第１図（ｂ）は、本発明の一実施例
としての半導体装置の平面図およびそのＡ−Ａ′断面図
である。集積回路チップ２０は、銀エポキシによりセラ
ミックパッケージ１０に取り付けられている。本集積回
路チップ２０は、シリコン基板−ヒに周知のｎチャネル
ＭＯ５集積回路製造方法により作成されたものであり、
チップ内に特性検査用ＭＯＳトランジスタ部８０を有し
ている。
としての半導体装置の平面図およびそのＡ−Ａ′断面図
である。集積回路チップ２０は、銀エポキシによりセラ
ミックパッケージ１０に取り付けられている。本集積回
路チップ２０は、シリコン基板−ヒに周知のｎチャネル
ＭＯ５集積回路製造方法により作成されたものであり、
チップ内に特性検査用ＭＯＳトランジスタ部８０を有し
ている。
集積回路チップ上に設けられた外部取り出し用電極（ボ
ンディングバット）４０は、太さ３０μｍのＡＱ線３０
およびパッケージ内電極５０を介して外部ピン６０に接
続している。ＡＱ線は超音波ボンディング法により配線
した。したがって、チップ内の集積回路はパッケージの
ピンを入出力端子として動作が可能となる。また、同一
チップ内に設けた特性検査用ＭｏＳトラン、ジスタのソ
ース端子、ドレイン端子およびゲート端子はそれぞれ外
部ピン７１，７２．７３に接続されている。されら３端
子と半導体基板とつながる外部ピン５４とで検査用ＭＯ
Ｓトランジスタを動作させることが可能である。
ンディングバット）４０は、太さ３０μｍのＡＱ線３０
およびパッケージ内電極５０を介して外部ピン６０に接
続している。ＡＱ線は超音波ボンディング法により配線
した。したがって、チップ内の集積回路はパッケージの
ピンを入出力端子として動作が可能となる。また、同一
チップ内に設けた特性検査用ＭｏＳトラン、ジスタのソ
ース端子、ドレイン端子およびゲート端子はそれぞれ外
部ピン７１，７２．７３に接続されている。されら３端
子と半導体基板とつながる外部ピン５４とで検査用ＭＯ
Ｓトランジスタを動作させることが可能である。
本実施例の半導体装置を用いれば、ＭＯ８集積回路を動
作させると同時に、並行独立して特性検査用ＭＯ３）−
ランジスタをも動作されることができ、このＭＯＳトラ
ンジスタの特性変動から集積回路内の素子特性の劣化を
把握することが可能となった。
作させると同時に、並行独立して特性検査用ＭＯ３）−
ランジスタをも動作されることができ、このＭＯＳトラ
ンジスタの特性変動から集積回路内の素子特性の劣化を
把握することが可能となった。
第２図は本特性検査用ＭＯＳトランジスタを集積回路と
並行して動作させた場合における、ドレイン電流が１ｍ
Ａで定義されるしきい値電圧の変動量の動作時間依存性
を示したものである。動作電圧は、ドレイン電圧ＶＤが
６ｖの場合と５ｖの場合とを示した。図において、６ｖ
動作の場合は１０ｓ秒、５ Ｖ動作（７）場合＋１１．
５ Ｘ １０’秒＊テの結果である。なお、ＭｏＳトラ
ンジスタのＷ／Ｌ（チャネル幅／チャネル長）比は１５
．６、ゲート酸化膜厚は約２Ｏｒ１ｍである。第２図に
示すように、ＭＯ８Ｉ−ランジスタのしきい値１ｔｔ圧
は動作時間と共に単調に増力口していることがわかる。
並行して動作させた場合における、ドレイン電流が１ｍ
Ａで定義されるしきい値電圧の変動量の動作時間依存性
を示したものである。動作電圧は、ドレイン電圧ＶＤが
６ｖの場合と５ｖの場合とを示した。図において、６ｖ
動作の場合は１０ｓ秒、５ Ｖ動作（７）場合＋１１．
５ Ｘ １０’秒＊テの結果である。なお、ＭｏＳトラ
ンジスタのＷ／Ｌ（チャネル幅／チャネル長）比は１５
．６、ゲート酸化膜厚は約２Ｏｒ１ｍである。第２図に
示すように、ＭＯ８Ｉ−ランジスタのしきい値１ｔｔ圧
は動作時間と共に単調に増力口していることがわかる。
仮に、しきい値電圧の変ダ１が０．１ｖになる時間を集
積回路の寿命と規定すれば、５ｖ動作の場合、本装置の
寿命は約２ Ｘ １０’秒と推定することができる。
積回路の寿命と規定すれば、５ｖ動作の場合、本装置の
寿命は約２ Ｘ １０’秒と推定することができる。
実施例２
第３図は、本発明の構造を示す他の実施例であり、本発
明に係る部分の詳細な平面図である。同図は、ＭＯ３集
積回路と特性評価用ＭＯＳトランジスタとが異なるチッ
プに形成されている点が特徴であり、他の構造は実施例
１で示した第１図と同じ構造を有する。
明に係る部分の詳細な平面図である。同図は、ＭＯ３集
積回路と特性評価用ＭＯＳトランジスタとが異なるチッ
プに形成されている点が特徴であり、他の構造は実施例
１で示した第１図と同じ構造を有する。
本実施例によれば実施例１と同じく特性検査用ＭｏＳト
ランジスタの特性変動を検知することができる。
ランジスタの特性変動を検知することができる。
なお、上述の実施例１および実施例２では、特性検査用
素子としてＭＯＳトランジスタを対象とした構造である
が、他の特性検査用素子を用いても本発明が有効である
ことは明らかである。たとえば特性検査用素子をキャパ
シタとすれば、フラットバンド電圧の変動量からキャパ
シタのＭｆｊ’ｉ不良寿命を推定できる。したがって、
キャパシタが不良に至る以前に対処することができる。
素子としてＭＯＳトランジスタを対象とした構造である
が、他の特性検査用素子を用いても本発明が有効である
ことは明らかである。たとえば特性検査用素子をキャパ
シタとすれば、フラットバンド電圧の変動量からキャパ
シタのＭｆｊ’ｉ不良寿命を推定できる。したがって、
キャパシタが不良に至る以前に対処することができる。
さらにまた特性検査素子を配線とすれば、実動作環境に
おいてエレクトロマイグレーションや腐食による配線抵
抗の増大を検知することが可能である。
おいてエレクトロマイグレーションや腐食による配線抵
抗の増大を検知することが可能である。
本発明によれば、実動作時間において半導体装置内部の
素子特性の変動や劣化を検知することが可能となる。こ
れは半導体装置の動作特性を把握するのに有益であるば
かりばなく、装置の寿命を推定するのにも有効である。
素子特性の変動や劣化を検知することが可能となる。こ
れは半導体装置の動作特性を把握するのに有益であるば
かりばなく、装置の寿命を推定するのにも有効である。
したがって、本装置を適用したシステムの保守・点検は
極めて容易に行えるようになる。
極めて容易に行えるようになる。
第１図（ａ）および（ｂ）は、本発明の実施例における
半導体装置の平面図およびＡ−Ａ’線断面図、第２図は
本発明による半導体装置の動作時間としきい値電圧の関
係曲線、第３図は本発明の実施例における半導体装置の
要部平面図である。 １０・・・パッケージ、２０・・・集積回路チップ、３
０・・・ＡＱ線、４０・・・外部取出し電極（ボンディ
ングバット）、５０．５４・・パッケージ内電極、６０
゜７１．７２，７３．７４・・・ピン、８０・・特性検
査用素子部、８１・・特性検査用素子チップ。
半導体装置の平面図およびＡ−Ａ’線断面図、第２図は
本発明による半導体装置の動作時間としきい値電圧の関
係曲線、第３図は本発明の実施例における半導体装置の
要部平面図である。 １０・・・パッケージ、２０・・・集積回路チップ、３
０・・・ＡＱ線、４０・・・外部取出し電極（ボンディ
ングバット）、５０．５４・・パッケージ内電極、６０
゜７１．７２，７３．７４・・・ピン、８０・・特性検
査用素子部、８１・・特性検査用素子チップ。
Claims (1)
- 複数個の素子を有する半導体基板上に、初期特性および
経時的な特性変動を検知するために設けられた素子もし
くは回路を１つ以上内蔵し、該素子もしくは該回路の特
性を測定するために必要な端子が、半導体基板を封入す
る容器の外部取り出し用電極と接続されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164129A JPS6225431A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164129A JPS6225431A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225431A true JPS6225431A (ja) | 1987-02-03 |
Family
ID=15787299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164129A Pending JPS6225431A (ja) | 1985-07-26 | 1985-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016138784A (ja) * | 2015-01-27 | 2016-08-04 | 日本電気株式会社 | 半導体集積回路の寿命予測装置 |
-
1985
- 1985-07-26 JP JP60164129A patent/JPS6225431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016138784A (ja) * | 2015-01-27 | 2016-08-04 | 日本電気株式会社 | 半導体集積回路の寿命予測装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1285111C (zh) | 集成电路芯片和晶片及其制造和测试方法 | |
| US7863917B2 (en) | Semiconductor chip having a crack test circuit and method of testing a crack of a semiconductor chip using the same | |
| US10241151B2 (en) | Die crack detector and method therefor | |
| CN112864131B (zh) | 电迁移测试结构及电迁移测试方法 | |
| JPH10271659A (ja) | 半導体過電流検知回路とその検査方法 | |
| US7863922B2 (en) | Evaluation method of insulating film and measurement circuit thereof | |
| US6300647B1 (en) | Characteristic-evaluating storage capacitors | |
| JPS6225431A (ja) | 半導体装置 | |
| US7263759B2 (en) | Methods of manufacturing and testing bonding wires | |
| CN101582421B (zh) | 可测试静电放电保护电路 | |
| Sweet | Integrated test chips improve IC assembly | |
| JP2008141111A (ja) | 半導体装置及び半導体装置のチップクラック検査方法 | |
| JP2585556B2 (ja) | 半導体集積回路装置 | |
| TW202339160A (zh) | 半導體裝置及半導體裝置的測試方法 | |
| JP2589876B2 (ja) | 半導体集積回路装置 | |
| US20230290695A1 (en) | Through-substrate via test structure | |
| JP4744884B2 (ja) | ウエハ検査装置及びウエハ検査方法 | |
| JPH07119788B2 (ja) | 経時絶縁破壊測定用素子 | |
| JPH11126807A (ja) | 半導体集積回路の検査方法 | |
| KR100430419B1 (ko) | 반도체 소자의 전기적 특성 검사방법 | |
| JPH0153513B2 (ja) | ||
| JP2755220B2 (ja) | 半導体集積回路装置及びその検査方法 | |
| JPH04130748A (ja) | 半導体集積回路装置の製造方法 | |
| JP2007085735A (ja) | 半導体装置の検査方法 | |
| JPH0614539B2 (ja) | 半導体集積回路装置の製造方法 |