JP2755220B2 - 半導体集積回路装置及びその検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
及びその検査方法に関し、特に半導体集積回路基板内に
形成された絶縁ゲート型電界効果トランジスタ（以下単
にＭＯＳトランジスタと称す）のゲート長を等価的に検
査する回路とその検査方法に関する。

【０００２】

【従来の技術】ＣＭＯＳ型電界効果トランジスタの集積
回路は、構成するトランジスタのゲート長の微細化によ
るホットキャリア効果が大きな問題となってきている。
特に、ＭＯＳトランジスタの微細化が進み、すべてのゲ
ートを製造可能な最小ゲート長で設計されている論理Ｌ
ＳＩなどでは、ゲート長が小さくなることによるホット
キャリア効果が重大な問題となってきている。

【０００３】通常、ゲート長のプロセスのばらつきを見
込んで、ホットキャリア対策を行っており、ばらつきが
当初予定していた範囲内であった場合は特に問題がない
が、昨今の半導体ウェハの大口径化等により、同一ロッ
ト内でも部分的にゲート長に大きな差が出てきている。

【０００４】ＭＯＳトランジスタの特性は、チャネル長
即ちゲート長に大きく依存しており、このゲート長の正
確なデータは、デバイスの解析上あるいは製造プロセス
の評価上、不可欠の情報となっている。

【０００５】このようなＭＯＳトランジスタのゲート長
の製造ばらつきを集積回路試験機によって等価的に測定
することができるようにし、ゲート長が小さくなり経時
劣化により不良品となるサンプルを排除することが望ま
れている。

【０００６】従来の集積回路の製造においては、同時に
製造する半導体ウェハの中から数枚を選び、さらにその
選ばれたウェハ上の複数のチップの中から数個程度を選
択し、平面形状を測定できる検査機で実際に作られたＭ
ＯＳトランジスタのゲート長を測定し、同時に製造する
半導体ウェハの各チップの良／否の判定を推定してい
た。

【０００７】しかしながら、半導体ウェハの大口径化や
製造工程の枚葉化などにより、半導体ウェハ上でのチッ
プ間のゲート長ばらつきや、ウェハ間のゲート長ばらつ
きが大きくなっており、選択されたウェハ上の数チップ
の測定結果から全ウェハの全チップ良否判定を行うこと
は、信頼性が低く、不良混入の可能性が大きいという問
題がある。また、現在の抜き取り検査で使用している方
法は、時間がかかるため、全チップでこれで測定するこ
とはコストを増大させるという問題もある。

【０００８】また、従来の技術では、ゲート長の評価を
行うための専用の設備や個別の計算が必要となってお
り、大量生産に適用することは難しいという問題があ
る。

【０００９】さらに、通常のＣＭＯＳ論理回路は、ゲー
ト長が増大してしまうと、スピードが遅くなるため、こ
の場合は検出可能集積回路試験機にてスピード試験を行
うことで検出可能であるが、ゲート長が小さくなる場合
には高速になるため、検出できないという問題がある。
従って、通常の集積回路試験機の電圧印加電流測定機能
を用いても、ゲート長を正確に求めることが必要とされ
る。

【００１０】さらにまた、ゲート長を正確に測定するこ
とができるように、ＭＯＳトランジスタの電流値の製造
ばらつきを決定する閾値電圧のばらつきとゲート長のば
らつきとのうち、閾値電圧のばらつき分を排除すること
により、ゲート長のばらつきのみを測定することは、重
要な課題である。

【００１１】ちなみに、ゲート長を測定する特開平４−
１７１９６０号公報を参照すると、モニタ用ゲート電極
のゲート幅方向の電気抵抗と、２次電子像観測により実
測したゲート長との関係を表わす検量線が用意されてい
るが、閾値電圧のばらつきを排除する技術はなんら記載
されていない。

【００１２】

【発明が解決しようとする課題】以上の諸問題点等に鑑
み、本発明では次の課題を挙げる。 （１）ＭＯＳトランジスタのゲート長を、閾値電圧のば
らつき分を排除した状態で、高精度に測定できるように
する。 （２）半導体ウェハの各チップに形成されたパッドに、
試験機のプローブを当接するだけで、順次各チップ内の
ゲート長を高精度で推定できるようにすること。

【００１３】（３）半導体ウェハの大口径化や製造工程
の枚葉化などが進んでも、全チップを測定できるように
すること。 （４）半導体チップの大量生産にも適用できるようにす
ること。 （５）ゲート長に起因する経時劣化によって、不良品と
なる事故を排除すること。

【００１４】

【課題を解決するための手段】本発明の解決手段は、多
数の電界効果トランジスタからなる所定の回路を半導体
チップの形成し、前記チップに前記トランジスタのゲー
ト寸法を検査する検査回路を形成した半導体集積回路装
置において、前記検査回路は、第１の電源端子に接続さ
れた第１の主電極と、第２の電源端子に接続されたゲー
ト電極と第３の電源端子に抵抗素子を介して接続された
第２の主電極とを有する第１の電界効果トランジスタ
と、第４の電源端子に接続された第１の主電極と前記第
１の電界効果トランジスタの第２の主電極に接続された
ゲート電極と外部端子に接続された第２の主電極とを有
する第２の電界効果トランジスタとを備えたことを特徴
とする。

【００１５】特に、前記第２の電界効果トランジスタの
ゲート寸法を、前記多数の電界効果トランジスタと共通
となすか、または前記多数の電界効果トランジスタより
小さくし、前記第２の電界効果トランジスタのゲート寸
法を前記第１の電界効果トランジスタの５倍以上となす
ことを特徴とし、また前記第１の電界効果トランジスタ
のゲート寸法を、製造可能な最小ゲート寸法の５倍以上
とすることを特徴とし、さらに前記第１乃至第４の電源
端子及び前記外部端子が、前記チップの主表面に形成さ
れた電極パッドであることを特徴とし、さらにまた前記
抵抗素子が前記第３の電源端子の外部に、実質的又は等
価的に接続されていることも特徴とする。

【００１６】上述した解決手段における前記ゲート寸法
は、ゲート長とゲート幅とのうち、どちらか一方の寸法
となっている。

【００１７】上述した本発明の半導体集積回路装置の検
査方法において、前記第１乃至第４の電源端子に各々所
定の電圧を印加した状態で、前記外部端子に流れる電流
を測定することを特徴とする。

【００１８】本発明の解決手段によれば、トランジスタ
の閾値電圧を消去することができるから、正確にゲート
寸法を測定することができ、また簡単な回路構成となっ
ているため、すべての半導体チップ内に検査回路を形成
することができ、また従来のプローブカードを利用して
検査できるので、抜き取りではなくすべてのチップにつ
いて検査することができる。

【００１９】

【発明の実施の形態】本発明の実施の形態を示す図１の
回路図を参照すると、この半導体集積回路装置は、第
１，第２の電界効果トランジスタ１，６を備えた検査回
路と、この検査回路と共通した半導体集積回路基板内に
同時に形成された所定の回路（図示されていない）とを
有する。

【００２０】ここで、第１の電界効果トランジスタ１の
ゲート電極は第２の電源端子３に、主電極のうちドレイ
ン電極は抵抗素子４を介して第３の電源端子５に、他の
主電極のソース電極は第１の電源端子２に、各々接続さ
れる。

【００２１】また、第２の電界効果トランジスタ６のゲ
ート電極は第１の電界効果トランジスタのドレイン電極
に、ソース電極は第４の電源端子７に、ドレイン電極は
外部端子８に、各々接続される。

【００２２】第２の電界効果トランジスタ６は、製造可
能な最小ゲート長を有する。第１の電界効果トランジス
タは、このゲート長の５倍以上ゲート長を有する。上記
所定の回路内に形成される多数の電界効果トランジスタ
のゲート長は、第２の電界効果トランジスタ６と共通す
るか、またはトランジスタ６よりも若干大きい寸法とす
る。これにより、第２の電界効果トランジスタ６をモニ
ターするだけで、所定の回路内のトランジスタのゲート
長を推定できる。

【００２３】この検査回路は、半導体ウェハ内の各半導
体チップ毎に形成することが好ましい。第１乃至第４の
電源端子２，３，５，７と外部端子８とは、半導体チッ
プの主表面に形成された電極パッドに相当する。第１乃
至第４の電源端子２，３，５，７には、各々Ｖ２，Ｖ
３，Ｖ５，Ｖ７の定電源電圧が外部のプローブから印加
され、外部端子８には電流計が接続される。これによ
り、従来の半導体チップの機能試験と同時に、検査回路
の検査も可能となる。

【００２４】次に、この検査回路の機能解析を行う。ま
ず、第１，第２の電界効果トランジスタ１，６が共に飽
和領域で動作するように、Ｖ２，Ｖ３，Ｖ５，Ｖ７を設
定する。

【００２５】第１の電界効果トランジスタ１のドレイン
電流Ｉｄｓ１は、次式で表わされる。

【００２６】

【００２７】一方、第２の電界効果トランジスタ６のド
レイン電流Ｉｄｓ２は、次式で表わされる。

【００２８】

【００２９】ここで、Ｗ１：第１の電界効果トランジス
タ１のゲート幅，Ｌ１：第１の電界効果トランジスタ１
のゲート長，Ｗ２：第２の電界効果トランジスタ６のゲ
ート幅，Ｌ２：第２の電界効果トランジスタ６のゲート
長，μ：第１及び第２の電界効果トランジスタ１，６の
移動度〔ｍの２乗／Ｖ・Ｓ〕，Ｃｏｘ：第１及び第２の
電界効果トランジスタ１，６のゲート酸化膜容量〔Ｆ／
ｍの２乗〕，Ｖｔ：第１及び第２の電界効果トランジス
タ１，６の閾値電圧，Ｖｄ１：第１の電界効果トランジ
スタ１のドレイン電圧。

【００３０】また、ゲート幅Ｗ１は、製造上のばらつき
が無視し得る程十分大きく設計する。また、μ及びＣｏ
ｘの製造上のばらつきは、Ｖｔやゲート長等の変動に比
べると無視し得る程小さい。

【００３１】また、Ｌ１がＬ２の５倍と考えると、Ｌ２
が±２５％変動しても、同一製造工程で製作すると、Ｌ
２では±５％相当となる．Ｌ１がＬ２の１０倍と考える
と、Ｌ１当たり±２．５％となり、Ｌ２の変動は実質的
に無視できる。

【００３２】ところで、第１の電界効果トランジスタ１
のドレイン電圧Ｖｄ１は、次式で表わされる。

【００３３】Ｖｄ１＝Ｖ５−Ｉｄｓ１ＸＲ…（３） ここで、抵抗素子４の抵抗値をＲとする。

【００３４】（３）式に上記（１）式を代入し、さらに
上記（２）式からＶｄ１を求め、これをこの（３）に代
入して、整理すると、次式が得られる。

【００３５】

【００３６】ここでＶｔ＝０．７〔Ｖ〕，Ｖ３＝３．０
〔Ｖ〕，Ｖ２＝０．０〔Ｖ〕とすると、Ｖｔ／（Ｖ３−
Ｖ２）＝０．２３＜＜１であり、下記の通り、近似でき
る。

【００３７】

【００３８】これを上記（４）式に代入して整理する
と、次式が得られる。

【００３９】

【００４０】従って、Ｒ×Ｗ１／Ｌ１×μ×Ｃｏｘ×
（Ｖ３−Ｖ２）＝１となるように抵抗値Ｒを選択すれ
ば、上記（５）式は、次式で表される。

【００４１】

【００４２】上記（６）式において、第２の電界効果ト
ランジス６のドレイン電流Ｉｄｓ２は、トランジスタの
閾値電圧Ｖｔの項を削除できたため、Ｖｔとは無関係と
なる。

【００４３】ここで、例えばＷ１／Ｌ１×μ×Ｃｏｘ＝
０．５×（１０の−３乗）〔Ｆ／Ｖ・Ｓ〕となし、Ｖ３
＝３．０〔Ｖ〕，Ｖ２＝０．０〔Ｖ〕とすれば、Ｒ＝
０．６６７ＫΩとなる。

【００４４】即ち、抵抗素子４の抵抗値は、６６７Ωに
設定することが好ましい。

【００４５】上記（６）式において、第２の電界効果ト
ランジスタ６のゲート長Ｌ２の製造上のばらつきが大き
く、これ以外の寸法等は製造上のばらつきは小さい。即
ち、製造上のばらつきに関しては、（６）式はＬ２の関
数と見なすことができる。ドレイン電流Ｉｄｓ２は、Ｌ
２に反比例することになる。

【００４６】このように、Ｌ２以外の製造ばらつきは電
流値に大きな影響を与えないため、Ｌ２の変動は、Ｉｄ
ｓ２の変動となって現れることになる。このＩｄｓ２の
電流値を通常の選別検査時に、集積回路試験機で外部端
子８にて測定することで、ゲートＴＶＬ２の製造上のば
らつきを等価的に測定し、ゲート長が許容値以下になっ
た場合、不良とすることができる。

【００４７】抵抗素子４は、共通の半導体集積チップ内
に形成されているが、この他に、第３の電源端子５の外
部即ち当接するプローブの側に設けられていてもよい。
この場合は、抵抗値の調整が容易に行える利点がある。
測定素子及び半導体集積回路チップ内における配線の等
価直列抵抗値が無視できない場合には、この直列抵抗値
を差し引いた値を、新らたな抵抗素子４として接続す
る。

【００４８】第２の電界効果トランジスタのゲート長が
許容値内外の閾値にある場合、共通のチップ内に形成さ
れた多数の電界効果トランジスタを許容値内に入れるた
めには、第２の電界効果トランジスタのゲート長を、上
記多数の電界効果トランジスタよりも若干小さくしてお
くとよい。

【００４９】抵抗素子４の抵抗値は６６７Ωとしたが、
これに限定されることはなく、Ｖ２，Ｖ３，Ｖ５，Ｖ７
の印加電圧値を変更することにより、適宜調製できる。

【００５０】図１に示した検査回路を半導体集積回路チ
ップ毎に形成しておけば、すべてのチップの検査を行う
ことができる。この検査回路は、チップの外周部のスク
ライブ先に近い空領域に形成することができる。

【００５１】前記各端子２，３，５，７，８は、チップ
の主表面に形成した電極パッドとしたが、この他に、直
接又はワイヤーを接続後に行う検査となる。

【００５２】尚、印加電圧が、所定の回路内の電源電圧
と共通する場合には、端子を設ける必要がなく、チップ
内で配線されるだけでよい。

【００５３】抵抗素子４は、外部接続が抵抗値を微調製
するよで好ましい。ＬＳＩテスタと呼ばれる集積回路試
験機には、プローブと直列に２，０ＫΩの抵抗が標準接
続されている。この２．０ＫΩをそのまま使用できるよ
うにするためには、上述したように第１の電界効果トラ
ンジスタのゲート長Ｌ１，ゲート幅Ｗ２を適宜調整すれ
ばよい。尚、集積回路基板内に高精度抵抗を形成するに
は、複数のヒューズの溶断により、微調整を行って、実
現する。

【００５４】上述した実施の形態では、トランジスタの
ゲート長のみを検査する場合について説明したが、トラ
ンジスタのゲート幅を極力小さく設計した場合にはゲー
ト幅を検査する必要があり、この場合も共通した上記
（１）乃至（６）式を導出することができ、共通した検
査回路を使用して、共通した効果が得られる。

【００５５】

【発明の効果】以上の通り、本発明によれば、極めて簡
単な回路で、トランジスタの閾値電圧を消去した状態で
トランジスタのゲート長を測定することができるため、
すべてのチップ内のトランジスタのゲート長の良否判定
を高精度で行うことができ、もっと高い信頼性を備えた
半導体集積回路装置を提供することができるようにな
り、上述した各課題がことごとく達成された。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路図である。

【符号の説明】

１，６ 電界効果トランジスタ ２，３，５，７ 電源端子 ４ 抵抗素子 ８ 外部端子

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 多数の電界効果トランジスタからなる所
   定の回路を半導体チップに形成し、前記チップに前記ト
   ランジスタのゲート寸法を検査する検査回路を形成した
   半導体集積回路装置において、前記検査回路は、第１の
   電源端子に接続された第１の主電極と第２の電源端子に
   接続されたゲート電極と第３の電源端子に抵抗素子を介
   して接続された第２の主電極とを有する第１の電界効果
   トランジスタと、第４の電源端子に接続された第１の主
   電極と前記第１の電界効果トランジスタの第２の主電極
   に接続されたゲート電極と外部端子に接続された第２の
   主電極とを有する第２の電界効果トランジスタとを備え
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第２の電界効果トランジスタのゲー
   ト寸法を、前記多数の電界効果トランジウタと共通とな
   すか、または前記多数の電界効果トランジスタより小さ
   くし前記第２の電界効果トランジスタのゲート寸法を前
   記第１の電界効果トランジスタの５倍以上となす請求項
   １記載の半導体集積回路装置。
3. 【請求項３】 前記第１の電界効果トランジスタのゲー
   ト寸法を、製造可能な最小ゲート寸法の５倍以上とする
   請求項１記載の半導体集積回路装置。
4. 【請求項４】 前記第１乃至第４の電源端子及び前記外
   部端子が、前記チップの主表面に形成された電極パッド
   である請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記抵抗素子が、前記第３の電源端子の
   外部に、実質的又は等価的に接続されている請求項１記
   載の半導体集積回路装置。
6. 【請求項６】 前記ゲート寸法は、ゲート長とゲート幅
   とのうち、どちらか一方の寸法である請求項１記載の半
   導体集積回路装置。
7. 【請求項７】 請求項１に記載された半導体集積回路装
   置の検査方法において、前記第１乃至第４の電源端子に
   各々所定の電圧を印加した状態で、前記外部端子に流れ
   る電流を測定することを特徴とする半導体集積回路装置
   の検査方法。