JPH05282191A - マルチ方式ビデオフィールドメモリ装置及びそのプロセシング方法 - Google Patents
マルチ方式ビデオフィールドメモリ装置及びそのプロセシング方法Info
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- JPH05282191A JPH05282191A JP4238324A JP23832492A JPH05282191A JP H05282191 A JPH05282191 A JP H05282191A JP 4238324 A JP4238324 A JP 4238324A JP 23832492 A JP23832492 A JP 23832492A JP H05282191 A JPH05282191 A JP H05282191A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/7921—Processing of colour television signals in connection with recording for more than one processing mode
- H04N9/7925—Processing of colour television signals in connection with recording for more than one processing mode for more than one standard
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- Controls And Circuits For Display Device (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 この発明は、異なるテレビ放送方式に適合す
るマルチ方式用ビデオフィールドメモリ装置を提供する
ことを目的とする。 【構成】 この発明は、マルチ方式の走査線数及び走査
線長さに相当する画像メモリをメモリセルの中に貯蔵す
る上部/下部ハーフメモリセルアレーMAを備え、上記
上部/下部ハーフメモリセルアレーMAは、マルチテレ
ビ放送方式中で、走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーブロックをブロ
ック単位で各々構成し、テレビ放送方式が変更されても
外部放送選択信号(TYPE)で各放送方式に適合する
ように構成されてなる。
るマルチ方式用ビデオフィールドメモリ装置を提供する
ことを目的とする。 【構成】 この発明は、マルチ方式の走査線数及び走査
線長さに相当する画像メモリをメモリセルの中に貯蔵す
る上部/下部ハーフメモリセルアレーMAを備え、上記
上部/下部ハーフメモリセルアレーMAは、マルチテレ
ビ放送方式中で、走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーブロックをブロ
ック単位で各々構成し、テレビ放送方式が変更されても
外部放送選択信号(TYPE)で各放送方式に適合する
ように構成されてなる。
Description
【0001】
【産業上の利用分野】この発明は、高画質テレビED−
TV及び高鮮明テレビHD−TVに必須的なビデオフィ
ールドメモリに関し、詳しくはビデオフィールドメモリ
とフレームメモリにおいて、テレビ放送方式の差異によ
る走査線数や走査線長さに関係なく外部放送方式選択信
号により所望の走査線数や走査線長さを、一つのチップ
(one chip)で変更できるマルチ方式用ビデオ
フィールドメモリ装置及びそのプロセシング方法に関す
る。
TV及び高鮮明テレビHD−TVに必須的なビデオフィ
ールドメモリに関し、詳しくはビデオフィールドメモリ
とフレームメモリにおいて、テレビ放送方式の差異によ
る走査線数や走査線長さに関係なく外部放送方式選択信
号により所望の走査線数や走査線長さを、一つのチップ
(one chip)で変更できるマルチ方式用ビデオ
フィールドメモリ装置及びそのプロセシング方法に関す
る。
【0002】
【従来の技術】一般的に、ディジタル化された映像信号
を処理するビデオフィールドメモリと、フレームメモリ
では、テレビ放送方式により各々異なるように設計され
た上記メモリ装置を使用しなければならない制約があっ
た。
を処理するビデオフィールドメモリと、フレームメモリ
では、テレビ放送方式により各々異なるように設計され
た上記メモリ装置を使用しなければならない制約があっ
た。
【0003】従って、テレビ放送方式を異にする各国で
は放送方法(NTSC方式あるいはPAL方式)により
相異する走査線数及び走査線長さを持つ。また、次世代
に一般化されるディジタル選局放送方式でも、上記のよ
うな走査線数及び走査線の長さを持つようになるので、
上記ビデオフィールドメモリではチューナから受信され
た一定な画面を一時記憶しながらディジタル信号で処理
するため、上記画像情報信号を特定の機能により高速に
入/出力させたり、映像ディスプレー用に使用するため
に、メモリセルの密度や構造が各々異なるようになる。
は放送方法(NTSC方式あるいはPAL方式)により
相異する走査線数及び走査線長さを持つ。また、次世代
に一般化されるディジタル選局放送方式でも、上記のよ
うな走査線数及び走査線の長さを持つようになるので、
上記ビデオフィールドメモリではチューナから受信され
た一定な画面を一時記憶しながらディジタル信号で処理
するため、上記画像情報信号を特定の機能により高速に
入/出力させたり、映像ディスプレー用に使用するため
に、メモリセルの密度や構造が各々異なるようになる。
【0004】図5は、従来のビデオフィールドメモリ装
置のブロックダイヤグラムを図示したものである。
置のブロックダイヤグラムを図示したものである。
【0005】図5において、ビデオフィールドメモリの
プロセサーシステムは、マルチ方式(NTSC/PAL
方式)の走査線数及び走査線長さに相当するメモリを、
メモリセルの中に設けた上部/下部ハーフメモリセルア
レー11,13と、上記上部/下部メモリセルアレー1
1,13中の一つのラインに直列に入力されたデーター
を並列に用いるためのライトデーターレジスター8,9
と、上記ライトデーターレジスター8,9にライトビッ
トポインターを指定するためのライトデーターポインタ
ー6,7と、上記上部/下部ハーフメモリセルアレー1
1,13中の一つのラインに並列に出力されるデーター
を直列に読み出させるためのリードデーターレジスター
15,16と、上記リードデーターレジスター15,1
6にリードビットポインターを指定するためのリードデ
ーターポインター17,18と、リードアドレスポイン
ター4の中から指定されたアドレスポインターの順序で
上記メモリセルアレー11,13のリード/ライトアド
レスラインをデコーディングするラインアドレスデコー
ダ5と、上記各々のアドレスポインターのタイミング順
序を制御するための制御信号φとリフラッシュタイミン
グ発生器20のリフラッシュ信号の入力により動作され
るタイミングゼネレーター1とから構成されて、上記リ
ードデーターレジスター16から直列にデーターアドレ
ス出力バッファ19を介してリードデーターDOUTを
出力することを特徴とする。また、上記タイミングゼネ
レーター1は、ライトデーターポインター6,7とリー
ドデーターレジスター15,16に各々タイム順序及び
タイムポインター信号を入出力するようになる。
プロセサーシステムは、マルチ方式(NTSC/PAL
方式)の走査線数及び走査線長さに相当するメモリを、
メモリセルの中に設けた上部/下部ハーフメモリセルア
レー11,13と、上記上部/下部メモリセルアレー1
1,13中の一つのラインに直列に入力されたデーター
を並列に用いるためのライトデーターレジスター8,9
と、上記ライトデーターレジスター8,9にライトビッ
トポインターを指定するためのライトデーターポインタ
ー6,7と、上記上部/下部ハーフメモリセルアレー1
1,13中の一つのラインに並列に出力されるデーター
を直列に読み出させるためのリードデーターレジスター
15,16と、上記リードデーターレジスター15,1
6にリードビットポインターを指定するためのリードデ
ーターポインター17,18と、リードアドレスポイン
ター4の中から指定されたアドレスポインターの順序で
上記メモリセルアレー11,13のリード/ライトアド
レスラインをデコーディングするラインアドレスデコー
ダ5と、上記各々のアドレスポインターのタイミング順
序を制御するための制御信号φとリフラッシュタイミン
グ発生器20のリフラッシュ信号の入力により動作され
るタイミングゼネレーター1とから構成されて、上記リ
ードデーターレジスター16から直列にデーターアドレ
ス出力バッファ19を介してリードデーターDOUTを
出力することを特徴とする。また、上記タイミングゼネ
レーター1は、ライトデーターポインター6,7とリー
ドデーターレジスター15,16に各々タイム順序及び
タイムポインター信号を入出力するようになる。
【0006】上記のように構成される従来のビデオフィ
ールドメモリ装置は、ライトデーター入力DINがライ
トデーター入力バッファ10に入力され、バッファリン
グされたライトデーターは直列にライトデーターレジス
ター8,9に各々入力される。
ールドメモリ装置は、ライトデーター入力DINがライ
トデーター入力バッファ10に入力され、バッファリン
グされたライトデーターは直列にライトデーターレジス
ター8,9に各々入力される。
【0007】続いて、上記ライトデーターレジスター
8,9に直列に入力されたライトデーターは、ライトデ
ーターポインター6,7の指定されたポインティング順
序で上部/下部ハーフメモリセルアレー11,13に各
々並列に入力されてライトされる。
8,9に直列に入力されたライトデーターは、ライトデ
ーターポインター6,7の指定されたポインティング順
序で上部/下部ハーフメモリセルアレー11,13に各
々並列に入力されてライトされる。
【0008】次に、リードデーターレジスター15,1
6は、上記メモリセルアレー11,13に並列にライト
されたデーターを直列に受けて、リードアドレス出力バ
ッファ19に並列に入力させる。この時、リードデータ
ー出力DOUTはリードアドレスポインター17,18
の指定されたラインポインティング順序により指定され
たアドレス順序で上記データーアドレス出力バッファ1
9を介して出力される。
6は、上記メモリセルアレー11,13に並列にライト
されたデーターを直列に受けて、リードアドレス出力バ
ッファ19に並列に入力させる。この時、リードデータ
ー出力DOUTはリードアドレスポインター17,18
の指定されたラインポインティング順序により指定され
たアドレス順序で上記データーアドレス出力バッファ1
9を介して出力される。
【0009】ここで、タイミングゼネレーター1は固定
されたメモリセルアレー11,13の走査線数及び走査
線長さに適合するように、リードアドレスポインター
2、ライトアドレスポインター3及びリフラッシュアド
レスポインター4中の相当するポインターを制御するよ
うになる。また、上記ポインティングされたアドレスポ
インター2,3,4は、ラインアドレスデコーダ5に入
力されてメモリセルアレー11,13をブロック単位で
各々デコーディングするようになる。
されたメモリセルアレー11,13の走査線数及び走査
線長さに適合するように、リードアドレスポインター
2、ライトアドレスポインター3及びリフラッシュアド
レスポインター4中の相当するポインターを制御するよ
うになる。また、上記ポインティングされたアドレスポ
インター2,3,4は、ラインアドレスデコーダ5に入
力されてメモリセルアレー11,13をブロック単位で
各々デコーディングするようになる。
【0010】上記のように、構成されて動作する従来の
ビデオフィールドメモリ装置は、メモリセルアレー及び
その周辺回路がある特定のテレビ方式、例えば、NTS
C方式あるいはPAL方式に合うように限定されて設計
されているために、マルチ方式では上記メモリセルアレ
ー及びその周辺回路を各々異なるように構成しなければ
ならず、不便である。また、現在のデジタル映像信号処
理を行うマルチテレビは、放送方式に適合するように設
計されたフィールドメモリあるいはフレームメモリを使
用すべく不便であった。
ビデオフィールドメモリ装置は、メモリセルアレー及び
その周辺回路がある特定のテレビ方式、例えば、NTS
C方式あるいはPAL方式に合うように限定されて設計
されているために、マルチ方式では上記メモリセルアレ
ー及びその周辺回路を各々異なるように構成しなければ
ならず、不便である。また、現在のデジタル映像信号処
理を行うマルチテレビは、放送方式に適合するように設
計されたフィールドメモリあるいはフレームメモリを使
用すべく不便であった。
【0011】
【発明が解決しようとする課題】従って、この発明は、
上記のような問題点を解決するためのもので、一つのチ
ップのうちに内蔵されたビデオフィールドメモリを構成
して、各々異なるテレビ放送方式に適合するマルチ方式
用ビデオフィールドメモリ装置を提供しようとするもの
である。
上記のような問題点を解決するためのもので、一つのチ
ップのうちに内蔵されたビデオフィールドメモリを構成
して、各々異なるテレビ放送方式に適合するマルチ方式
用ビデオフィールドメモリ装置を提供しようとするもの
である。
【0012】この発明による他の目的は、各々異なるテ
レビ放送方式に適合するフィールドメモリあるいはフレ
ームメモリを設計して、テレビの映像信号処理用システ
ム及び映像出力手段などの周辺回路を設計するのに簡便
なマルチ方式用ビデオフィールドメモリのプロセシング
方法を提供することにある。
レビ放送方式に適合するフィールドメモリあるいはフレ
ームメモリを設計して、テレビの映像信号処理用システ
ム及び映像出力手段などの周辺回路を設計するのに簡便
なマルチ方式用ビデオフィールドメモリのプロセシング
方法を提供することにある。
【0013】
【課題を解決するための手段】この発明によるマルチ方
式用ビデオフィールドメモリ装置は、上記のような目的
を達成するために、マルチ方式の走査線数及び走査線長
さに相当する画像メモリをメモリセルの内に貯蔵する上
部/下部ハーフメモリセルアレーと、上記メモリセルア
レー中の一つのデーターラインに直列に入力されたデー
ターを並列に書くためのライトデーターレジスターと、
上記ライトデーターレジスターにライトビットポインタ
ーを指定するためのライトデーターポインターと、上記
メモリセルアレー中の一つのアドレスラインに並列に出
力される記憶されたデーターを直列に読み出すためのリ
ードデーターレジスターと、上記リードデーターレジス
ターにリードビットポインターを指定するためのリード
データーポインターと、リードアドレスポインター、ラ
イトアドレスポインターの順序により上記上部/下部ハ
ーフメモリセルアレーのリード/ライトアドレスライン
をデコードするラインアドレスデコーダーと、上記各々
のアドレスポインターのタイミング順序を制御するため
の制御信号φ及びTYPE信号とリフラッシュタイミン
グ発生器のリフラッシュ信号の入力により動作されるタ
イミングゼネレーターとから構成されて、上記リードデ
ーターレジスターから直列にデーターアドレス出力バッ
ファを介してリードデーター(DOUT)を出力し、上
記上部/下部ハーフメモリセルアレーは、マルチテレビ
放送方式における走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーをブロック単位
で各々構成されている。
式用ビデオフィールドメモリ装置は、上記のような目的
を達成するために、マルチ方式の走査線数及び走査線長
さに相当する画像メモリをメモリセルの内に貯蔵する上
部/下部ハーフメモリセルアレーと、上記メモリセルア
レー中の一つのデーターラインに直列に入力されたデー
ターを並列に書くためのライトデーターレジスターと、
上記ライトデーターレジスターにライトビットポインタ
ーを指定するためのライトデーターポインターと、上記
メモリセルアレー中の一つのアドレスラインに並列に出
力される記憶されたデーターを直列に読み出すためのリ
ードデーターレジスターと、上記リードデーターレジス
ターにリードビットポインターを指定するためのリード
データーポインターと、リードアドレスポインター、ラ
イトアドレスポインターの順序により上記上部/下部ハ
ーフメモリセルアレーのリード/ライトアドレスライン
をデコードするラインアドレスデコーダーと、上記各々
のアドレスポインターのタイミング順序を制御するため
の制御信号φ及びTYPE信号とリフラッシュタイミン
グ発生器のリフラッシュ信号の入力により動作されるタ
イミングゼネレーターとから構成されて、上記リードデ
ーターレジスターから直列にデーターアドレス出力バッ
ファを介してリードデーター(DOUT)を出力し、上
記上部/下部ハーフメモリセルアレーは、マルチテレビ
放送方式における走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーをブロック単位
で各々構成されている。
【0014】一方、この発明による他の特徴は、NTS
C方式のメモリセルアレーとPAL方式のメモリセルア
レーとを取り混ぜて配列されたメモリセルアレーにおい
て、リードアドレスライン伝送パスは、リードブロック
選択タグパルス及びリードビットカウンタパルスφRに
よりリードアドレスラインをデコードするリードアドレ
スデコーダと、上記リードアドレスデコーダによりデコ
ードされた各々のリードアドレスラインにリード入/出
力ラインを介して選択された受信信号を貯蔵する568
個で構成されたリードデーターレジスターを含んで構成
され、ライトアドレスライン伝送パスは、ライトブロッ
ク選択タグパルス及びライトビットカウンタパルスφW
によりライトアドレスラインをデコードするライトアド
レスデコーダと、上記ライトアドレスデコーダによりデ
コードされた各々のライトアドレスラインにライト入/
出力ラインを介して選択された受信信号を縮積するため
の568個で構成されたライトデーターレジスターとを
含んで構成され、上記リード/ライトアドレスデコーダ
はリード/ライトビットカウンタのカウントにより選択
された放送方式のリセット信号により動作する。
C方式のメモリセルアレーとPAL方式のメモリセルア
レーとを取り混ぜて配列されたメモリセルアレーにおい
て、リードアドレスライン伝送パスは、リードブロック
選択タグパルス及びリードビットカウンタパルスφRに
よりリードアドレスラインをデコードするリードアドレ
スデコーダと、上記リードアドレスデコーダによりデコ
ードされた各々のリードアドレスラインにリード入/出
力ラインを介して選択された受信信号を貯蔵する568
個で構成されたリードデーターレジスターを含んで構成
され、ライトアドレスライン伝送パスは、ライトブロッ
ク選択タグパルス及びライトビットカウンタパルスφW
によりライトアドレスラインをデコードするライトアド
レスデコーダと、上記ライトアドレスデコーダによりデ
コードされた各々のライトアドレスラインにライト入/
出力ラインを介して選択された受信信号を縮積するため
の568個で構成されたライトデーターレジスターとを
含んで構成され、上記リード/ライトアドレスデコーダ
はリード/ライトビットカウンタのカウントにより選択
された放送方式のリセット信号により動作する。
【0015】
【実施例】以下、この発明の望ましい一実施例を添付さ
れた図面により詳細に説明すると次の通りである。
れた図面により詳細に説明すると次の通りである。
【0016】図1はこの発明によるマルチ方式用ビデオ
フィールドメモリ装置のブロックダイヤグラムを図示し
たものである。
フィールドメモリ装置のブロックダイヤグラムを図示し
たものである。
【0017】図1において、上部/下部ハーフメモリセ
ルアレーブロック中の下部メモリセルアレー111と上
部メモリセルアレー113とは、910×263×4の
走査線数及び走査線長さを満足させるように、455×
263×4に各々分割して下部ハーフメモリセルと上部
ハーフメモリセルとで区分したものである。上記上部/
下部ハーフメモリセルアレーブロック中で下部メモリセ
ルアレー112と上部メモリセルアレー114とは、各
々1135×313×4の走査線数及び走査線長さを満
足させるように、上記下部/上部メモリセルアレー11
1,113に各々50×4個の走査線長さと、113×
4個の走査線数を付加したものである。
ルアレーブロック中の下部メモリセルアレー111と上
部メモリセルアレー113とは、910×263×4の
走査線数及び走査線長さを満足させるように、455×
263×4に各々分割して下部ハーフメモリセルと上部
ハーフメモリセルとで区分したものである。上記上部/
下部ハーフメモリセルアレーブロック中で下部メモリセ
ルアレー112と上部メモリセルアレー114とは、各
々1135×313×4の走査線数及び走査線長さを満
足させるように、上記下部/上部メモリセルアレー11
1,113に各々50×4個の走査線長さと、113×
4個の走査線数を付加したものである。
【0018】従って、ライトデーターレジスター10
8,109とリードデーターレジスター115,116
は、各々568×4個の走査線数を持つようになる。ま
た、上記データーレジスターの一つのラインアドレスを
指定するのに使用されるライトアドレスポインター10
6,107とリードアドレスポインター117,118
とは、上部ハーフメモリセルアレーブロックを区分する
タグビットを含んで568ラインまでカウントできる1
1ビットカウンタが内蔵されている。
8,109とリードデーターレジスター115,116
は、各々568×4個の走査線数を持つようになる。ま
た、上記データーレジスターの一つのラインアドレスを
指定するのに使用されるライトアドレスポインター10
6,107とリードアドレスポインター117,118
とは、上部ハーフメモリセルアレーブロックを区分する
タグビットを含んで568ラインまでカウントできる1
1ビットカウンタが内蔵されている。
【0019】上記リード/ライトラインアドレスポイン
ター102,103及びリフラッシュアドレスポインタ
ー104は、NTSC方式である時262ラインまでカ
ウントした後φでポインターがリセットされ、PAL方
式である時312ラインまでカウントした後リセットさ
れる(図3参照)。リードアドレス/ライトデータポイ
ンター117,106はNTSC方式である時、454
ビットまでカウントした後リセット、PAL方式である
時567ビットまでカウントした後φビットでリセット
される。
ター102,103及びリフラッシュアドレスポインタ
ー104は、NTSC方式である時262ラインまでカ
ウントした後φでポインターがリセットされ、PAL方
式である時312ラインまでカウントした後リセットさ
れる(図3参照)。リードアドレス/ライトデータポイ
ンター117,106はNTSC方式である時、454
ビットまでカウントした後リセット、PAL方式である
時567ビットまでカウントした後φビットでリセット
される。
【0020】従って、上記アドレスポインター102,
103,104のタイムポインター信号を提供するタイ
ミングゼネレーター101は、外部選択信号TYPEに
より、上記外部選択信号が“ハイ”であるとNTSC方
式、“ロー”であるとPAL方式に適合するように各々
制御する。また、上記タイミングゼネレーター101は
直列に配列されたリード/ライトデーターレジスター1
08,109,117,118と上部/下部メモリセル
アレーブロック間のデーターを交換したり、アドレスポ
インター制御及び直列データーの入/出力制御等を行
う。
103,104のタイムポインター信号を提供するタイ
ミングゼネレーター101は、外部選択信号TYPEに
より、上記外部選択信号が“ハイ”であるとNTSC方
式、“ロー”であるとPAL方式に適合するように各々
制御する。また、上記タイミングゼネレーター101は
直列に配列されたリード/ライトデーターレジスター1
08,109,117,118と上部/下部メモリセル
アレーブロック間のデーターを交換したり、アドレスポ
インター制御及び直列データーの入/出力制御等を行
う。
【0021】ライトデーター入力バッファ110とリー
ドアドレス出力バッファ119は各々4個ずつ構成され
て、ライトデーター入力及びリードアドレス出力をバッ
ファリングする。ここで、リフラッシュタイミング発生
器200は外部制御信号なしで独立に動作してメモリセ
ルアレーのすべてのセルのリフラッシュをするリフラッ
シュ周期をタイミングゼネレーター101に提供する。
ドアドレス出力バッファ119は各々4個ずつ構成され
て、ライトデーター入力及びリードアドレス出力をバッ
ファリングする。ここで、リフラッシュタイミング発生
器200は外部制御信号なしで独立に動作してメモリセ
ルアレーのすべてのセルのリフラッシュをするリフラッ
シュ周期をタイミングゼネレーター101に提供する。
【0022】図2は図1のマルチ方式による走査線数及
び走査線長さのポインティング順序に関する一実施例を
示す図であり、図2を参照して、ポイント制御をより詳
細に説明する。
び走査線長さのポインティング順序に関する一実施例を
示す図であり、図2を参照して、ポイント制御をより詳
細に説明する。
【0023】先ず図2を参照すると、図1に示すリード
/ライトアドレスポインター117,118,106,
107は上部/下部ハーフメモリセルアレーブロックを
選択するタグビットを除き、10ビットカウンタが内蔵
されている。(総11ビット)。
/ライトアドレスポインター117,118,106,
107は上部/下部ハーフメモリセルアレーブロックを
選択するタグビットを除き、10ビットカウンタが内蔵
されている。(総11ビット)。
【0024】上記カウンタはNTSC方式の場合、0〜
454までのみカウントしリセットされる。また、上記
カウンタのカウント結果が“0”である時毎にメモリセ
ルアレーブロック選択タグはトグル(Toggle)す
るようになるので、上記タグ内容が0であると下部ハー
フメモリセルアレーブロック111,112を選択し、
タグ内容が“1”であると上部ハーフメモリセルアレー
ブロック113,114を選択する。
454までのみカウントしリセットされる。また、上記
カウンタのカウント結果が“0”である時毎にメモリセ
ルアレーブロック選択タグはトグル(Toggle)す
るようになるので、上記タグ内容が0であると下部ハー
フメモリセルアレーブロック111,112を選択し、
タグ内容が“1”であると上部ハーフメモリセルアレー
ブロック113,114を選択する。
【0025】このため、ビデオフィールドメモリ動作初
期段階で外部クリアサイクルを遂行した後正常動作が遂
行されるので、タグ内容を“0”でリセットすると、上
記動作には何の影響もない。また、PAL方式である時
タグ内容が“0”であると、上記カウンタは0〜567
までカウントし0でリセットされるが、タグ内容が
“1”であるとカウンタは0〜566までのみカウント
し0でリセットされる。
期段階で外部クリアサイクルを遂行した後正常動作が遂
行されるので、タグ内容を“0”でリセットすると、上
記動作には何の影響もない。また、PAL方式である時
タグ内容が“0”であると、上記カウンタは0〜567
までカウントし0でリセットされるが、タグ内容が
“1”であるとカウンタは0〜566までのみカウント
し0でリセットされる。
【0026】従ってビットの長さが910(1135)
であっても実際には455(568)までのみカウント
すればよい。
であっても実際には455(568)までのみカウント
すればよい。
【0027】次に、図3を参照すると、図1に示すライ
ンアドレスデコーダ105のリード/ライトラインポイ
ンティング順序は、マルチ方式(NTSC/PAL方
式)の時0〜262(312)までポイントしリセット
される。また、リフラッシュラインポインティング順序
は、実際に上部/下部ハーフメモリセルアレーブロック
にはラインアドレスデコーダが各々接続されているため
に、0〜525(625)までリフラッシュアドレスポ
インター104のリフラッシュカウンタがカウントすべ
きであるが、この場合にも、ブロック選択タグによって
上記カウンタは0〜262(312)までのみカウント
した後再び0でリセットされ、リフラッシュカウンタの
内容が0である時毎にタグがトグルされて、上部/下部
ハーフメモリセルアレーブロックを選択する。
ンアドレスデコーダ105のリード/ライトラインポイ
ンティング順序は、マルチ方式(NTSC/PAL方
式)の時0〜262(312)までポイントしリセット
される。また、リフラッシュラインポインティング順序
は、実際に上部/下部ハーフメモリセルアレーブロック
にはラインアドレスデコーダが各々接続されているため
に、0〜525(625)までリフラッシュアドレスポ
インター104のリフラッシュカウンタがカウントすべ
きであるが、この場合にも、ブロック選択タグによって
上記カウンタは0〜262(312)までのみカウント
した後再び0でリセットされ、リフラッシュカウンタの
内容が0である時毎にタグがトグルされて、上部/下部
ハーフメモリセルアレーブロックを選択する。
【0028】上記のように、ブロック単位で構成された
上部/下部ハーフメモリセルアレーはマルチ方式に適合
するように分割ポインターで制御されるために、半分に
相当(上部/下部)するアドレスを指定するようにし、
メモリセルアレーのブロックはタグ信号で選択される。
従って、各々のテレビ放送方式によりポインター内にあ
るカウンタのリセットされる時点を制御するカウンタを
付加して、上記カウンタが外部放送選択信号により選択
されて動作されるようにした。
上部/下部ハーフメモリセルアレーはマルチ方式に適合
するように分割ポインターで制御されるために、半分に
相当(上部/下部)するアドレスを指定するようにし、
メモリセルアレーのブロックはタグ信号で選択される。
従って、各々のテレビ放送方式によりポインター内にあ
るカウンタのリセットされる時点を制御するカウンタを
付加して、上記カウンタが外部放送選択信号により選択
されて動作されるようにした。
【0029】図4は図1のビデオフィールドメモリのリ
ード/ライト実際パスによる実施例を示す図であり、マ
ルチ方式に適合するようにNTSC方式におけるメモリ
セルアレーMAの構成を示す図である。
ード/ライト実際パスによる実施例を示す図であり、マ
ルチ方式に適合するようにNTSC方式におけるメモリ
セルアレーMAの構成を示す図である。
【0030】ここで、リード伝送パスRDTP信号は、
上記メモリセルアレーMAのRAMの一つのラインをリ
ードデーターレジスターRD0〜RD567にリードデ
ーター伝送ゲートRTGを介して伝送させるための信号
である。また、ライト伝送パスWDTP信号はライトデ
ーターレジスターWD0〜WD567のデーターを上記
メモリセルアレーMAのRAMの一つのラインにデータ
ー伝送させるための信号である。この時、上記リード/
ライトデーターレジスターはRAMの一つのビットライ
ン対とデーター交換が可能となるように設計されてい
る。
上記メモリセルアレーMAのRAMの一つのラインをリ
ードデーターレジスターRD0〜RD567にリードデ
ーター伝送ゲートRTGを介して伝送させるための信号
である。また、ライト伝送パスWDTP信号はライトデ
ーターレジスターWD0〜WD567のデーターを上記
メモリセルアレーMAのRAMの一つのラインにデータ
ー伝送させるための信号である。この時、上記リード/
ライトデーターレジスターはRAMの一つのビットライ
ン対とデーター交換が可能となるように設計されてい
る。
【0031】先ず、リード/ライトデーターレジスター
のデーターは、リード・ライトI/OゲートRIOG,
WIOGを介してリード・ライト入出力ラインRIO,
/RIO,WIO,/WIOへ入/出力される。上記出
力されたデーターはセンス増幅器215により増幅され
た後データー出力バッファへ入力(DOUT)される。
また、データー入力バッファDINから出力されたデー
ターはライトドライバ216を介して上記ライト入出力
ラインWIO,/WIOへ入力される。この時、568
個のリードI/OゲートRIOGは、リードアドレスデ
コーダ204により1個のみイネイブルされる。さら
に、568個のライトI/OゲートWIOGもライトア
ドレスデコーダ203により1個イネイブルされる。
のデーターは、リード・ライトI/OゲートRIOG,
WIOGを介してリード・ライト入出力ラインRIO,
/RIO,WIO,/WIOへ入/出力される。上記出
力されたデーターはセンス増幅器215により増幅され
た後データー出力バッファへ入力(DOUT)される。
また、データー入力バッファDINから出力されたデー
ターはライトドライバ216を介して上記ライト入出力
ラインWIO,/WIOへ入力される。この時、568
個のリードI/OゲートRIOGは、リードアドレスデ
コーダ204により1個のみイネイブルされる。さら
に、568個のライトI/OゲートWIOGもライトア
ドレスデコーダ203により1個イネイブルされる。
【0032】次に、リード/ライトアドレスデコーダ2
04,203に入力される信号を見ると次の通りであ
る。リードアドレスデコーダ204の入力端のリードビ
ットカウンタ210はリードビットクロック信号RCK
によりアップカウンティングされる。この時、リードカ
ウンタリセット信号発生器211,212の信号はノア
ゲート(NOR)を介して上記リードビットカウンタを
0でリセットするようになる。
04,203に入力される信号を見ると次の通りであ
る。リードアドレスデコーダ204の入力端のリードビ
ットカウンタ210はリードビットクロック信号RCK
によりアップカウンティングされる。この時、リードカ
ウンタリセット信号発生器211,212の信号はノア
ゲート(NOR)を介して上記リードビットカウンタを
0でリセットするようになる。
【0033】ここで、上記カウンタリセット信号発生器
211,212のリセット信号は、NTSC方式である
時(TYPE信号がLOW)とPAL方式である時(T
YPE信号がHIGH)で各々分割されて発生される。
さらに、NTSC方式である時、タイプ信号の発生時期
はカウンタリセット信号発生器211が568番目がカ
ウントされた後であり、PAL方式である時、タイプ信
号の発生時期はカウンタリセット信号発生器212が4
55番目がカウントされた後であることを認知しなけれ
ばならない。
211,212のリセット信号は、NTSC方式である
時(TYPE信号がLOW)とPAL方式である時(T
YPE信号がHIGH)で各々分割されて発生される。
さらに、NTSC方式である時、タイプ信号の発生時期
はカウンタリセット信号発生器211が568番目がカ
ウントされた後であり、PAL方式である時、タイプ信
号の発生時期はカウンタリセット信号発生器212が4
55番目がカウントされた後であることを認知しなけれ
ばならない。
【0034】また、上記リードビットカウンタが0でリ
セットされることによりパルス発生器206はパルス信
号を発生するようになり、このパルス信号を受けてリー
ドブロック選択タグ208は形態を交換してリードブロ
ック選択タグ信号を発生する(タグ信号はクリア信号に
より無条件0となる)。
セットされることによりパルス発生器206はパルス信
号を発生するようになり、このパルス信号を受けてリー
ドブロック選択タグ208は形態を交換してリードブロ
ック選択タグ信号を発生する(タグ信号はクリア信号に
より無条件0となる)。
【0035】また、ライトアドレスデコーダ204の入
力端のライトビットカウンタ209は、ライトビットク
ロック信号によりアップカウンティングされる。上記ラ
イトビットカウンタは、上述と同様に、NTSC方式で
ある時ライトカウンタリセット信号発生器213のリセ
ット信号により0にリセットされ、PAL方式である時
その他のリードカウンタリセット信号発生器214によ
り0に各々リセットされる。
力端のライトビットカウンタ209は、ライトビットク
ロック信号によりアップカウンティングされる。上記ラ
イトビットカウンタは、上述と同様に、NTSC方式で
ある時ライトカウンタリセット信号発生器213のリセ
ット信号により0にリセットされ、PAL方式である時
その他のリードカウンタリセット信号発生器214によ
り0に各々リセットされる。
【0036】さらに、パルス発生器205はライトビッ
トカウンタ値が0である時、パルスを発生してライトブ
ロック選択タグ207をトグルさせる。従って、リード
/ライトアドレスデコーダ204,203の入力はリー
ド/ライトビットカウンタ210,209の10ビット
出力により各々リード/ライトブロック選択信号にな
る。
トカウンタ値が0である時、パルスを発生してライトブ
ロック選択タグ207をトグルさせる。従って、リード
/ライトアドレスデコーダ204,203の入力はリー
ド/ライトビットカウンタ210,209の10ビット
出力により各々リード/ライトブロック選択信号にな
る。
【0037】上述のごとく構成されて動作される、マル
チ方式用ビデオフィールドメモリ装置及びそのプロセシ
ング方法は、上部/下部ハーフメモリセルアレーをマル
チテレビ放送方式において、走査線数が最も多いものと
走査線長さが最も長いものを満足する上部ハーフメモリ
セルアレーブロックと下部ハーフメモリセルアレーブロ
ックをブロック単位で構成して、1135×313×4
の走査線数及び走査線長さを満足するように、上記上部
/下部ハーフメモリセルアレーをプロセシングしてい
る。
チ方式用ビデオフィールドメモリ装置及びそのプロセシ
ング方法は、上部/下部ハーフメモリセルアレーをマル
チテレビ放送方式において、走査線数が最も多いものと
走査線長さが最も長いものを満足する上部ハーフメモリ
セルアレーブロックと下部ハーフメモリセルアレーブロ
ックをブロック単位で構成して、1135×313×4
の走査線数及び走査線長さを満足するように、上記上部
/下部ハーフメモリセルアレーをプロセシングしてい
る。
【0038】
【発明の効果】従って、この発明によりビデオフィール
ドメモリ装置を設計すると、テレビ放送方式が変更され
ても外部放送方式選択信号(TYPE)で各放送方式に
適合するように使用することができたため、ビデオフィ
ールドメモリ装置として十分な柔軟性及び伸縮性の選択
効果を有する。
ドメモリ装置を設計すると、テレビ放送方式が変更され
ても外部放送方式選択信号(TYPE)で各放送方式に
適合するように使用することができたため、ビデオフィ
ールドメモリ装置として十分な柔軟性及び伸縮性の選択
効果を有する。
【図1】この発明によるマルチ方式用ビデオフィールド
メモリ装置のブロックダイヤグラムである。
メモリ装置のブロックダイヤグラムである。
【図2】図1のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図3】図1のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図4】この発明によるマルチ方式用ビデオフィールド
メモリ装置のプロセシング方法による実際のリード/ラ
イトパス構成図である。
メモリ装置のプロセシング方法による実際のリード/ラ
イトパス構成図である。
【図5】従来のビデオフィールドメモリ装置のブロック
ダイヤグラムである。
ダイヤグラムである。
101 コントローラ 102 リードアドレスポインター 103 ライトアドレスポインター 104 リフラッシュアドレスポインター 105 ラインアドレスデコーダ 106,107 ライトデーターポインター 108,109 ライトデーターレジスター 110 データー入力バッファ 111,112 下部メモリセルアレー 113,114 上部メモリセルアレー 115,116 リードデーターレジスター 117,118 リードアドレスポインター 119 データー出力バッファ 200 リフラッシュタイミング発生器
Claims (7)
- 【請求項1】 マルチ方式用ビデオフィールドメモリ装
置において、2個以上のTV放送方式を受容するように
走査線数及び走査線長さに相当する画像メモリをメモリ
セルアレーの内に貯蔵する上部/下部ハーフメモリセル
アレーと、 上記上部/下部ハーフメモリセルアレー中の一つのデー
ターラインに直列に入力されたデーターを並列に用いる
ためのライトデーターレジスターと、 上記ライトデーターレジスターにライトビットポインタ
ーを指定するためのライトデーターポインターと、 上記上部/下部ハーフメモリセルアレー中の一つのアド
レスラインに並列に出力される記憶されたデーターを直
列に読み出すためのリードデーターレジスターと、 上記リードデーターレジスターにリードビットポインタ
ーを指定するためのリードデーターポインターと、 リードアドレスポインター、ライトアドレスポインター
及びリフラッシュアドレスポインターにより指定された
アドレスポインターの順序により上記上部/下部ハーフ
メモリセルアレーのリード/ライトアドレスラインをデ
コードするラインアドレスデコーダと、 上記各々のアドレスポインターを制御するためのアドレ
ス入力装置、コントロールデーター入出力バッファ及び
その制御回路とから構成され、 上記上部/下部ハーフメモリセルアレーは、マルチテレ
ビ放送方式における、走査線数及び走査線長さを変化さ
せるように制御する制御装置を備えてなることを特徴と
するマルチ方式用ビデオフィールドメモリ装置。 - 【請求項2】 上部ハーフメモリセルアレーブロック
は、910×263×4の走査線長さを満足するよう
に、各々455×263×4に分割されて構成されてな
ることを特徴とする請求項1記載のマルチ方式用ビデオ
フィールドメモリ装置。 - 【請求項3】 NTSC方式のメモリセルアレーとPA
L方式のメモリセルアレーを合わせて配列されたメモリ
セルアレーMAにおいて、 リードアドレスライン伝送パスは、リードブロック選択
タグパルス及びリードビットカウンタパルスφRにより
リードアドレスラインをデコードするリードアドレスデ
コーダと、上記リードアドレスデコーダによりデコード
されたリードアドレスライン各々にリード入/出力ライ
ンRIO,/RIOを介して選択された受信信号を縮積
するための568個のリードデーターレジスターとを含
んで構成され、 ライトアドレスライン伝送パスは、ライトブロック選択
タグパルス及びライトビットカウンタパルスФWにより
ライトアドレスラインをデコードするライトアドレスデ
コーダと、上記ライトアドレスデコーダによりデコード
されたライトアドレスライン各々にライト入/出力ライ
ンWIO,/WIOを介して選択された受信信号を縮積
するための568個のライトデーターレジスターとを含
んで構成され、 上記リード/ライトアドレスデコーダは、リード/ライ
トビットカウンタのカウントされたリセット信号により
動作されてなることを特徴とするマルチ方式用ビデオフ
ィールドメモリ装置のプロセシング方法。 - 【請求項4】 リード/ライト入/出力ラインRIO,
/RIO,WIO,/WIOには、センス増幅器とライ
トデーター駆動ドライバーが各々接続されてなることを
特徴とする請求項3記載のマルチ方式用ビデオフィール
ドメモリ装置のプロセシング方法。 - 【請求項5】 リード/ライト入/出力ラインRIO,
/RIO,WIO,/WIOには、568個のリードI
/OゲートRIOGと568個のライトI/OゲートW
IOGが各々接続されてなることを特徴とする請求項3
記載のマルチ方式用ビデオフィールドメモリ装置のプロ
セシング方法。 - 【請求項6】 リード/ライトデーターレジスターと上
記/下部ハーフメモリセルアレーMA間には、リード/
ライト伝送パス信号により動作されるようにリード/ラ
イト伝送ゲートRTG,WTGが各々接続されてなるこ
とを特徴とする請求項3記載のマルチ方式用ビデオフィ
ールドメモリ装置のプロセシング方法。 - 【請求項7】リード/ライトビットカウンタは、リード
カウンタリセット信号発生器とライトカウンタリセット
信号発生器のリセット信号によりカウントされたビット
信号を発生することを特徴とする請求項3記載のマルチ
方式用ビデオフィールドメモリ装置のプロセシング方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910018334A KR940008811B1 (ko) | 1991-10-17 | 1991-10-17 | 멀티방식용 비데오 필드 메모리장치 및 그 프로세싱 방법 |
KR1991-18334 | 1991-10-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05282191A true JPH05282191A (ja) | 1993-10-29 |
JPH07105967B2 JPH07105967B2 (ja) | 1995-11-13 |
Family
ID=19321431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4238324A Expired - Fee Related JPH07105967B2 (ja) | 1991-10-17 | 1992-09-07 | マルチ方式ビデオフィールドメモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5353120A (ja) |
JP (1) | JPH07105967B2 (ja) |
KR (1) | KR940008811B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3694912B2 (ja) * | 1995-02-23 | 2005-09-14 | 株式会社日立製作所 | メモリ制御方法及び画像復号装置 |
US6313813B1 (en) * | 1999-10-21 | 2001-11-06 | Sony Corporation | Single horizontal scan range CRT monitor |
JP2002101376A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | ラインメモリ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62249574A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | ビデオメモリ |
JPH02104190A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4439762A (en) * | 1981-12-28 | 1984-03-27 | Beckman Instruments, Inc. | Graphics memory expansion system |
DE3543911A1 (de) * | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
JP2627903B2 (ja) * | 1987-09-18 | 1997-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
JP3018498B2 (ja) * | 1990-11-30 | 2000-03-13 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-10-17 KR KR1019910018334A patent/KR940008811B1/ko not_active IP Right Cessation
-
1992
- 1992-06-01 US US07/891,791 patent/US5353120A/en not_active Expired - Lifetime
- 1992-09-07 JP JP4238324A patent/JPH07105967B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62249574A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | ビデオメモリ |
JPH02104190A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
KR930008841A (ko) | 1993-05-22 |
JPH07105967B2 (ja) | 1995-11-13 |
KR940008811B1 (ko) | 1994-09-26 |
US5353120A (en) | 1994-10-04 |
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