JPS62245785A - Scew correcting circuit - Google Patents

Abstract

PURPOSE:To eliminate scew distortion by providing a read address generating circuit and a field memory storing a reproduced video signal based on a write address and reading the signal based on a read address. CONSTITUTION:A reproduced video signal obtained by FM-demodulating a reproducing signal is demodulated and separated into Y,R-Y and B-Y components and the result is inputted to a multiplexer 7. The multiplexer applies time division selection to the Y,R-Y and B-Y components in the speed of 4fsc in the rate of 4:1:1 respectively and the selected output is converted into a digital signal by an AD conversion circuit 8. The digital signal is stored in a field memory 9 according to the write address signal. The field memory 9 applies storage and read alternately at the double speed reproduction and applies read while being written. Thus, the stable double speed reproduction is attained without skew distortion.

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、フィールドメモリを採用するビデオテープレ
コーダの特殊再生回路に採用するスキュー補正回路に関
する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a skew correction circuit employed in a special playback circuit of a video tape recorder employing field memory.

（ロ）従来の技術 フィードメモリを採用して静止画再生を為すＶＴＲに付
いては、例えば、日経マグロウヒル社発行の雑誌“日経
エレクトロニクス”　１９８５年１０月７日号の第１１
８〜第１１９頁にも一部紹介されている。上述する従来
技術は、再生映像信号をカラーサブキャリアの３倍の周
波数に相当するサンプリングパルスに同期してＡＤ変換
して記憶し、サンプリングパルスに同期して記憶したＡ
Ｄ変換出力を読出してＤＡ変換を為している。(b) Conventional technology Regarding VTRs that use feed memory to play still images, see, for example, issue 11 of the October 7, 1985 issue of Nikkei Electronics, a magazine published by Nikkei McGraw-Hill.
Parts of the book are also introduced on pages 8 to 119. In the above-mentioned conventional technology, a reproduced video signal is AD converted and stored in synchronization with a sampling pulse corresponding to a frequency three times that of the color subcarrier, and an A/D conversion signal is stored in synchronization with the sampling pulse.
The D conversion output is read and DA conversion is performed.

（ハ）発明が解決しようとする問題点 しかし、上述する従来例に於て、再生トラックを跨いで
再生走査を為す場合、記録トラックと直交する方向に水
平同期信号が揃って記録されていない限り、再生水平同
期周期が不連続となり再生画面にスキュー歪を生せしめ
る。そこで多くのＶＴＲは水平同期信号を記録トラック
の幅方向に揃えて記録する様に、規格が定められている
が、実際の記録トラックには多少のズレがある。また標
準速度のＡ倍速で記録を為す場合には、隣接トラツクと
の間に０．７５Ｈ，隣々接トラックの間に０．５Ｈのズ
レを必ず来す。(c) Problems to be solved by the invention However, in the above-mentioned conventional example, when performing reproduction scanning across reproduction tracks, unless the horizontal synchronization signals are recorded in the same direction orthogonal to the recording track, , the playback horizontal synchronization period becomes discontinuous, causing skew distortion on the playback screen. Therefore, standards for many VTRs are set so that the horizontal synchronizing signals are recorded aligned in the width direction of the recording track, but there is some deviation in the actual recording track. Furthermore, when recording is performed at a speed A times the standard speed, there is always a deviation of 0.75H between adjacent tracks and a deviation of 0.5H between adjacent tracks.

この様に再生水平同期周期の不連続な映像信号を従来の
フィードメモリに一律に記憶して読み出してもスキュー
歪は解消されない。Even if video signals having discontinuous reproduction horizontal synchronization periods are uniformly stored in a conventional feed memory and read out in this way, skew distortion cannot be eliminated.

に）問題点を解決するための手段 そこで本発明は、再生水手同期信号を計数入力とし、ヘ
ッド切換信号をリセット入力として量込定な発、出力を
計数入力としヘッド切換信号をリセット入力として読出
アドレスを形成する読出アドレス発生回路とＳ　１ｉｔ
ｌ記普込アドレスに基づいて再生映像信号を記憶し１記
読出アドレスに基づいて読出しを為すフィールドメモリ
とを配することを特徴とするスキュー補正回路。B) Means for Solving the Problems Therefore, the present invention uses a regenerated water hand synchronization signal as a counting input, a head switching signal as a reset input, and outputs a fixed amount of water, and uses the output as a counting input and reads out a head switching signal as a reset input. Read address generation circuit that forms addresses and S1it
1. A skew correction circuit comprising: a field memory that stores a reproduced video signal based on the (1) common address and reads out the reproduced video signal based on the (1) read address.

（ホ）作用 よって、本発明によれば、水平同期信号発生の度に書込
アドレスが変更され、読出アドレスは書込の有無を問わ
ず一義的に設定されるため、フィールドメトリからは水
≠同期周期の変動しない読出信号が導出される。(e) According to the present invention, the write address is changed every time a horizontal synchronization signal is generated, and the read address is uniquely set regardless of whether there is writing. A read signal whose synchronization period does not vary is derived.

（へ）実施例 以”ド、本発明を図示せる一実施例に従い説明する。本
実施例は、回転シリンダに対向配置した一対の主ヘッド
（ＭＡ）（ＭＢ）にそれぞれ近接してアジマスを異にす
る副ヘッド（ＳＢ）（ＳＡ）を一対設ける４へＶドタイ
プのビデオテープレコーダを用いて特殊再生を為す場合
にフィールドメモリを利用してスキュー補正を為すもの
である。(F) Embodiment Next, the present invention will be explained according to an illustrative embodiment. In this embodiment, a pair of main heads (MA) and (MB) disposed opposite to each other on a rotary cylinder are located close to each other and have different azimuths. When performing special playback using a V-type video tape recorder having a pair of sub-heads (SB) and (SA), field memory is used to perform skew correction.

第３図は、ヘッド出力切換回路を模式的に示す回路ブロ
ック図であり、主へＶド（ＭＡ）（ＭＢ）の再生信号を
入力する第１へＶド切換回路（１）と、副ヘッド（ＳＢ
）（ＳＡ）の再生信号を入力する第２へｆド切換回路（
２１は、ヘッドの回転に同期してフィールド周期で反転
するＲＦスイＶチングパ山 ルスを切換制御入力としており、１ｉＩＩ記Ｃツド切換
回路ｔ１）（２）からは、連続する再生信号が導出され
る。FIG. 3 is a circuit block diagram schematically showing the head output switching circuit, which includes a first V-do switching circuit (1) that inputs a main V-do (MA) (MB) reproduction signal, and a sub-head (SB
) (SA) to the second toggle switching circuit (
21 has as a switching control input the RF switch V switching pulse which is inverted at the field period in synchronization with the rotation of the head, and a continuous reproduction signal is derived from the C switch circuit t1) (2) described in 1iII. .

切換えられた再生信号は、切換出力選択回路（３）に入
力されると共に、それぞれｌＸ１・第２検波回路＋４７
　（５１に入力される。両横波出力はコンパレータ（６
）に入力されてそのレベルを比較され、コンパレータ出
力を前記切換出力選択回路（３）に入力している。The switched reproduction signal is input to the switching output selection circuit (3), and is also input to the switching output selection circuit (3), and also to the lX1 and second detection circuit +47
(Input to 51. Both shear wave outputs are input to comparator (6
), their levels are compared, and the comparator output is input to the switching output selection circuit (3).

従って、別記切換出力選択回路（３）からは、レベルの
大きい方の再生信号を選択導出し、ノイズの発生を阻止
している。上述する構成は４ヘツドタイプのビデオテー
プレコーダの特殊再生回路としては周知の構成であるの
で、詳しい説明は割愛する。Therefore, the reproduced signal having a higher level is selectively derived from the separately described switching output selection circuit (3) to prevent the generation of noise. Since the above-mentioned configuration is a well-known configuration as a special playback circuit for a four-head type video tape recorder, a detailed explanation will be omitted.

再生信号をＦＭ＊ａｌして得られる再生映像信号は、更
にＹ成分とＲ−Ｙ成分とＢ−Ｙ成分に復調分離され、マ
ルチプレクサ（７）に入力される。このマルチプレクサ
は、４／ｉｃの速度でＹ成分とＲ−Ｙ成分とＢ−Ｙ成分
をそれぞれ４：１：１の割合で時分割選択しており、選
択出力は、ＡＤ変換回路（８）に於てディジタル信号に
変換される。このディジタル信号は書込アドレス信号に
従ってフィルドメモリ（９）に記憶される。このフィー
ルドメモリ（９）は、倍速再生時に記憶と読出しを交互
に為しており、書込み乍ら読出しを為している。The reproduced video signal obtained by FM*aling the reproduced signal is further demodulated and separated into a Y component, an RY component, and a BY component, and is input to a multiplexer (7). This multiplexer time-divisionally selects the Y component, R-Y component, and B-Y component at a ratio of 4:1:1 at a speed of 4/ic, and the selected output is sent to the AD conversion circuit (8). It is converted into a digital signal. This digital signal is stored in the field memory (9) according to the write address signal. This field memory (9) performs storage and reading alternately during double-speed playback, and performs reading while writing.

ます書込アドレス信号の形成は、再生水平同期信号と再
生垂直同期信号に同期して為される。従つで、再生水平
同期信号は水平パルス発生回路αυに入力されて再生水
平パルス（ＨＰ）に、また再生垂直同期信号は垂直パル
ス発生回路■に入力されて再生垂直パルス（ＶＰ）にそ
れぞれ変換される。両パルス（ＨＰ）（ＶＰ）は、クロ
ック発生回路面が導出する４７ｓｃ（ハＣはカラーサブ
牛シリア周波数）のクロνクパルス（ＣＫ）を計数入力
とする第１書込カウンタα４のり竜ット入力とされる。The write address signal is formed in synchronization with the reproduction horizontal synchronization signal and the reproduction vertical synchronization signal. Therefore, the reproduced horizontal synchronization signal is input to the horizontal pulse generation circuit αυ and converted into a reproduced horizontal pulse (HP), and the reproduced vertical synchronization signal is inputted to the vertical pulse generation circuit ■ and converted into a reproduced vertical pulse (VP). be done. Both pulses (HP) (VP) are input to the first write counter α4 whose counting input is the clock pulse (CK) of 47sc (C is the color sub-cow serial frequency) derived from the clock generation circuit. It is considered as input.

この第１書込カウンタ顛の針数値は、１Ｉｌｊ面上で水
平方向の位置に対応するアドレスを示す。The hand value of the first write counter indicates an address corresponding to a horizontal position on the 1Ilj plane.

また、水平パルス（ＨＰ）を計数入力とする第２書込カ
ウンタ回は、垂直パルス（ＶＰ）をリセット入力として
いる。この＄２書込カウンタ圓の針数値は１面上で垂直
方向の位置に対応するアドレスを示す。尚、前記第１書
込カウンタ圓は、カウントアツプ後リセットされる迄計
数を中断し２重の書込を防止している。従って、削紀第
１書込カウンタ（１引よ水平方向のアドレスを１ｊｌＪ
紀第２書込カウンターは垂直方向のアドレスをそれぞれ
指定する。ｕｉｌ記両刀ウンつ（１４１（１５１の出力
は、第２切換回路（１６）に入力されクロックパルスの
周波数４／Ｉｃの２倍に相当する切換クロック（ＳＬ）
により交互に選択され、書込アドレス１３号としてアド
レス選択回路ｕ（至）に入力される。このアドレス選択
回路−はクロックパルス（ＣＫ）を入力する書込読出コ
ントロール回路αｌの出力がローレベルのタイミングで
書込アドレス１ｄ号を導出し、１記フィールドメモＩＪ
（９）’２書込状態とする。尚、Ｎｌｊ記書込読出コン
トロール回ｔ１１ａ優は、スロー再生時にはフィールド
周期でハイレベル又はローレベル出力を舛するものとす
る。Further, the second write counter uses the horizontal pulse (HP) as the counting input, and uses the vertical pulse (VP) as the reset input. The hand value of this $2 write counter circle indicates an address corresponding to a position in the vertical direction on one surface. Note that the first write counter interrupts counting until it is reset after counting up, thereby preventing double writing. Therefore, the first write counter (subtract 1 and set the horizontal address to 1jlJ
The second write counter specifies each address in the vertical direction. The output of 141 (151) is input to the second switching circuit (16) and outputs a switching clock (SL) corresponding to twice the clock pulse frequency 4/Ic.
are alternately selected and input to the address selection circuit u (to) as write address No. 13. This address selection circuit derives the write address No. 1d at the timing when the output of the write/read control circuit αl inputting the clock pulse (CK) is at a low level, and
(9) '2 Write state. It is assumed that the Nlj write/read control circuit t11a outputs high level or low level output at field intervals during slow playback.

一万読出アドレス信号の形成は、マスタクロックとＲＦ
スイッチングパルスによって為される。The formation of the 10,000 read address signal is based on the master clock and RF
This is done by switching pulses.

づ このＣタクロリは、クロリ発生回ａ１ｕηに於て分局さ
れ切換クロック（ＳＬ）とクロックパルス（ＣＫ）に寂
換されると共に、水平同期パルス発生回路■に於て分周
され水平同期の水平同期パルス（）Ｉ　Ｐ　）にも変換
される。第１読出カウンタ（２）はＲＦスイッチングパ
ルスや水平同期パルス（ＨＰ）をリセット入力として水
平方向の読出アドレスを指定している。また第２読出カ
ウンタ■はＲＦスイッチングパルスをリセ・ト入力とし
て水平同期パルス（ＨＰ）を計数しており垂直アドレス
を指定している。従って読出アドレスはＲＦスイッチン
グパルスが供給される迄フィールドメモリ（９）の記憶
情報類に読出す。前記両読出カウンタ（２１）器の出力
は第１切換回路−に入力され切換クロック（ＳＬ）によ
って交互に選択される。選択された読出アドレス信号は
ｔｊｌＪ記アドレス選択回路α印に入力され、書込アド
レス信号と交互にフィールドメモリ（９）に入力される
。従って、１ｌＩｊ記第２書入カウンタ（至）が垂直パ
ルス（ＶＰ）によりリセットされ、ｔＩｌｌ記読出カウ
ンタ（支）がＲＦスイッチングパルスによりリセットさ
れるため、再生映像信号のヘッド出力切換タイミングで
垂直同期信号が読出されることになる。Zuko's C tag clock is divided at the clock generation time a1uη and converted into a switching clock (SL) and a clock pulse (CK), and is also divided in the horizontal synchronization pulse generation circuit ■ to perform horizontal synchronization of horizontal synchronization. It is also converted into a pulse ()I P ). The first read counter (2) uses an RF switching pulse or a horizontal synchronizing pulse (HP) as a reset input to designate a read address in the horizontal direction. Further, the second read counter (2) counts horizontal synchronizing pulses (HP) using the RF switching pulse as a reset input, and specifies a vertical address. Therefore, the read address is read into the stored information of the field memory (9) until the RF switching pulse is supplied. The outputs of both read counters (21) are input to a first switching circuit and are alternately selected by a switching clock (SL). The selected read address signal is input to the address selection circuit α marked tjlJ, and alternately input to the field memory (9) with the write address signal. Therefore, since the second write counter (to) in 1lIj is reset by the vertical pulse (VP) and the readout counter (sub) in tIll is reset by the RF switching pulse, vertical synchronization is performed at the head output switching timing of the reproduced video signal. The signal will be read out.

読出されたディジタル信号はＤＡ変換回路αＯに於てア
ナログ化された後ダイプレクサ（１υに入力され、Ｙ成
分とＲ−Ｙ成分及びＢ−Ｙ成分とに分けて伝送される。The read digital signal is converted into an analog signal in a DA conversion circuit αO, and then inputted to a diplexer (1υ), where it is divided into a Y component, an RY component, and a BY component and transmitted.

導出された各成分は後続する回路に於て、スキ１−歪の
ないＮｌ５Ｃ力ラー信号に変換されて導出される。Each of the derived components is converted into a distortion-free N15C signal in a subsequent circuit and then derived.

尚、上述する実施例は４ヘツドタイプのＶＴＲ９に本発
明を採用するものであるが、３ヘツドタイプや２ヘツド
タイプのＶＴＲに本発明を採用することも小米ることは
言う迄もない。It should be noted that although the above-mentioned embodiment applies the present invention to a 4-head type VTR 9, it goes without saying that the present invention may also be applied to a 3-head type or 2-head type VTR.

また上述する実施例では、ヘッド出力切換に伴うノイズ
もフィールドメモリに記憶しているが、他の実施例とし
て第４図に示す様にヘッド出力切換に伴って発生する不
連続な映像信号の記憶を阻止する様に構成すればノイズ
成分を除くことが小米る。第４図は、第１図に図示する
実施例回路に太線で示す付加回路を設けた要部回路ブロ
ック図である。図より明らかな様にコンパレータ出力を
入力する微分パルス発生回路（財）よりヘッド出力切換
タイミングに同期するパルスを導出してフリップフロッ
プ（至）をリセットしている。従ってヘッド出力切換直
後の水平パルス（ＨＰ）によってフリップフロップ器は
セットされることになる。このフリップフロップを制御
入力とするゲート回路−は、直後の水平パルス（ＨＰ）
の通過を阻止する。Furthermore, in the embodiment described above, the noise caused by switching the head output is also stored in the field memory, but in another embodiment, as shown in FIG. If the structure is configured to prevent noise, it is possible to remove noise components. FIG. 4 is a main circuit block diagram in which the embodiment circuit shown in FIG. 1 is provided with additional circuits indicated by bold lines. As is clear from the figure, a pulse synchronized with the head output switching timing is derived from a differential pulse generation circuit (incorporated) which inputs the comparator output to reset the flip-flop. Therefore, the flip-flop device is set by the horizontal pulse (HP) immediately after the head output is switched. The gate circuit that uses this flip-flop as a control input controls the horizontal pulse (HP) immediately after
prevent the passage of

従って、直後の水平パルスによって第１書込カウンタα
４）４！リセツトされるが、第２書込カウンタ（至）は
カウントアツプされずフィールドメモリ（９）には２重
の書込が為される。Therefore, the immediately following horizontal pulse causes the first write counter α
4) 4! Although it is reset, the second write counter (to) is not counted up and double writing is performed in the field memory (9).

（ト）発明の効果 よって本発明によれば、フィールドメモリヲ利用するこ
とによりスキュー歪のない安定な倍速再生が可能になり
、その効果は大である。(G) Effects of the Invention According to the present invention, stable double-speed playback without skew distortion is possible by using a field memory, and the effect is great.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路ブロック図、第２
図は同要部波形説明図、第３図はヘッド出力切換回路の
回路ブロック図、第４図は本発明の他の実施例の要部回
路ブロック図を、それぞれ顕わす。 圓（至）・・・書込カウンタ、鉗）・・読出カウンタ、
（９）・・・フィールドメモリ。FIG. 1 is a circuit block diagram showing one embodiment of the present invention, and FIG.
3 shows a circuit block diagram of a head output switching circuit, and FIG. 4 shows a circuit block diagram of a main part of another embodiment of the present invention. En (to)...Writing counter, 鉉)...Reading counter,
(9)...Field memory.

Claims (1)

【特許請求の範囲】[Claims] （１）複数の記録トラックを跨いで再生走査を為すビデ
オテープレコーダの特殊再生回路に於て、再生水平同期
信号を計数入力とし再生垂直同期信号をリセット入力と
して書込アドレス信号を形成する書込アドレス発生回路
と、安定な発振出力を計数入力としヘッド切換信号をリ
セット入力として読出アドレス信号を形成する読出アド
レス発生回路と、前記書込アドレス信号に基づいて前記
再生映像信号を記憶し乍ら前記読出アドレス信号に基づ
いて記憶した再生映像信号を読出すフィールドメモリと
を配して成るスキュー補正回路。(1) In a special playback circuit of a video tape recorder that performs playback scanning across multiple recording tracks, a write operation is performed in which a playback horizontal synchronization signal is used as a count input and a playback vertical synchronization signal is used as a reset input to form a write address signal. an address generation circuit; a read address generation circuit that uses a stable oscillation output as a counting input and a head switching signal as a reset input to form a read address signal; and a read address generation circuit that stores the reproduced video signal based on the write address signal; A skew correction circuit comprising a field memory for reading out a stored reproduced video signal based on a read address signal.