JPS62245362A - マルチプロセツサシステムのリセツト方式 - Google Patents
マルチプロセツサシステムのリセツト方式Info
- Publication number
- JPS62245362A JPS62245362A JP61089114A JP8911486A JPS62245362A JP S62245362 A JPS62245362 A JP S62245362A JP 61089114 A JP61089114 A JP 61089114A JP 8911486 A JP8911486 A JP 8911486A JP S62245362 A JPS62245362 A JP S62245362A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- reset
- processors
- state
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 31
- 230000005540 biological transmission Effects 0.000 abstract description 10
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 23
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプロセッサから構成される装置夕伝送装
置などのマルチプロセッサシステムのリセット方式に関
する。
置などのマルチプロセッサシステムのリセット方式に関
する。
複数のプロセッサから構成されるマルチプロセッサシス
テムにおけるリセット方式としては、従来、各プロセッ
サごとに設けられたリセット釦などの押下によってその
プロセッサにリセット要求が発せられたとき、各プロセ
ッサに備えられたリセット機構により、他プロセツサと
は無関係に自プロセッサ内のみでリセットを行なう方式
が一般に採用されている。
テムにおけるリセット方式としては、従来、各プロセッ
サごとに設けられたリセット釦などの押下によってその
プロセッサにリセット要求が発せられたとき、各プロセ
ッサに備えられたリセット機構により、他プロセツサと
は無関係に自プロセッサ内のみでリセットを行なう方式
が一般に採用されている。
しかし、上述した従来のりセント方式では、各プロセッ
サのリセットのタイミングが他プロセツサの処理と非同
期で行なわれているので、プロセッサ間で何等かの通信
が行なわれている場合、最悪時にはプログラムの暴走を
引き起こすという欠点があった。即ち、第1のプロセッ
サと第2のプロセッサが通信を行なっている際に、第2
のプロセッサが単独でリセットされると、第2のプロセ
ッサのりセント後の初期設定において通信用レジスタな
どの内容が破壊されるが、第1のプロセッサは第2のプ
ロセッサがリセットされたことを認識していないので、
それについての対策を講じる′ことができず、誤ったデ
ータを受信することなどから最悪の場合プログラムの暴
走という事態を招くことになる。このようなことは、後
述する実施例のデータ伝送装置の如く第1のプロセッサ
が更に別のプロセッサと通信し合ってシステム全体とし
て多数のチャネルを取り扱う装置においては、数チャネ
ルを取り扱う第2のプロセンサのリセット扱作により、
第1のプロセッサのプログラムが暴走し、これがシステ
ム全体に波及して全てのチャネルの動作が停止する危険
性があり、システムの致命的な欠点ともなり得る。
サのリセットのタイミングが他プロセツサの処理と非同
期で行なわれているので、プロセッサ間で何等かの通信
が行なわれている場合、最悪時にはプログラムの暴走を
引き起こすという欠点があった。即ち、第1のプロセッ
サと第2のプロセッサが通信を行なっている際に、第2
のプロセッサが単独でリセットされると、第2のプロセ
ッサのりセント後の初期設定において通信用レジスタな
どの内容が破壊されるが、第1のプロセッサは第2のプ
ロセッサがリセットされたことを認識していないので、
それについての対策を講じる′ことができず、誤ったデ
ータを受信することなどから最悪の場合プログラムの暴
走という事態を招くことになる。このようなことは、後
述する実施例のデータ伝送装置の如く第1のプロセッサ
が更に別のプロセッサと通信し合ってシステム全体とし
て多数のチャネルを取り扱う装置においては、数チャネ
ルを取り扱う第2のプロセンサのリセット扱作により、
第1のプロセッサのプログラムが暴走し、これがシステ
ム全体に波及して全てのチャネルの動作が停止する危険
性があり、システムの致命的な欠点ともなり得る。
本発明はこのような従来の欠点を解決したものであり、
その目的は、互いに通信を行なうプロセッサのりセット
を、プロセッサの暴走などを招来することなく行なうこ
とができるリセット方式を提供することにある。
その目的は、互いに通信を行なうプロセッサのりセット
を、プロセッサの暴走などを招来することなく行なうこ
とができるリセット方式を提供することにある。
本発明は上記目的を達成するために、プロセッサと、該
プロセッサと通信を行なう別のプロセッサとを含むマル
チプロセッサシステムのリセット方式において、 前記プロセッサを、上位プロセッサと下位プロセッサと
に階層化し、 前記下位プロセッサ側に、 自プロセッサに対するリセット要求が発せられたときそ
の旨を前記上位プロセッサに通知するリセット要求通知
手段と、 前記上位プロセッサからのリセット信号がリセット状態
になったとき自プロセッサをリセット状態とし、前記リ
セット信号がリセット解除状態になったとき自プロセッ
サの初期化を行なう初期化手段とを設け、 前記上位プロセッサ側に、 自プロセッサに対する外部からのリセット信号がリセッ
ト状態になったとき前記下位プロセッサに対するリセッ
ト信号をリセット状態とした後に自プロセッサをリセッ
ト状態とするリセット手段と、 自プロセッサに対するリセット信号がリセット解除状態
になったとき自プロセッサの初期化を行なった後に前記
下位プロセッサ間の通信制御をセントし、その後前記下
位プロセッサに対するリセット信号をリセット解除状態
とする初期化手段と、前記下位プロセッサからリセット
要求通知があったとき、前記下位プロセッサに対するリ
セット信号をリセット状態にした後に前記下位プロセッ
サ間の通信制御をセットし、その後前記下位プロセッサ
に対するリセット信号をリセット解除状態にする下位プ
ロセッサ制御手段とを設ける。
プロセッサと通信を行なう別のプロセッサとを含むマル
チプロセッサシステムのリセット方式において、 前記プロセッサを、上位プロセッサと下位プロセッサと
に階層化し、 前記下位プロセッサ側に、 自プロセッサに対するリセット要求が発せられたときそ
の旨を前記上位プロセッサに通知するリセット要求通知
手段と、 前記上位プロセッサからのリセット信号がリセット状態
になったとき自プロセッサをリセット状態とし、前記リ
セット信号がリセット解除状態になったとき自プロセッ
サの初期化を行なう初期化手段とを設け、 前記上位プロセッサ側に、 自プロセッサに対する外部からのリセット信号がリセッ
ト状態になったとき前記下位プロセッサに対するリセッ
ト信号をリセット状態とした後に自プロセッサをリセッ
ト状態とするリセット手段と、 自プロセッサに対するリセット信号がリセット解除状態
になったとき自プロセッサの初期化を行なった後に前記
下位プロセッサ間の通信制御をセントし、その後前記下
位プロセッサに対するリセット信号をリセット解除状態
とする初期化手段と、前記下位プロセッサからリセット
要求通知があったとき、前記下位プロセッサに対するリ
セット信号をリセット状態にした後に前記下位プロセッ
サ間の通信制御をセットし、その後前記下位プロセッサ
に対するリセット信号をリセット解除状態にする下位プ
ロセッサ制御手段とを設ける。
下位プロセッサに対するリセット要求が、例えば下位プ
ロセッサに設けられたリセット釦の押下などにより発せ
られると、下位プロセッサはリセット要求通知手段によ
りその旨を上位プロセッサに通知し、この通知を受けた
上位プロセッサは下位プロセッサ制御手段により下位プ
ロセッサに対するリセット信号をリセット状態にし、前
記下位プロセッサ間の通信制御をセットした後前記下位
プロセッサのリセット状態を解除する。下位プロセッサ
は、前記上位プロセッサからのリセット信号がリセット
状態となることによりリセット手段で自プロセッサをリ
セット状態とし、上位リセット信号がリセット解除状態
となることによりその初期化手段で自プロセンサの初期
化を行なう。
ロセッサに設けられたリセット釦の押下などにより発せ
られると、下位プロセッサはリセット要求通知手段によ
りその旨を上位プロセッサに通知し、この通知を受けた
上位プロセッサは下位プロセッサ制御手段により下位プ
ロセッサに対するリセット信号をリセット状態にし、前
記下位プロセッサ間の通信制御をセットした後前記下位
プロセッサのリセット状態を解除する。下位プロセッサ
は、前記上位プロセッサからのリセット信号がリセット
状態となることによりリセット手段で自プロセッサをリ
セット状態とし、上位リセット信号がリセット解除状態
となることによりその初期化手段で自プロセンサの初期
化を行なう。
また、上位プロセッサに外部から加わるリセット信号が
、そのリセット釦の押下、電源立上げなどによりリセッ
ト状態になると、リセット手段により上位プロセッサは
下位プロセッサに対するリセット信号をリセット状態に
した後に自プロセッサをリセット状態とし、外部からの
リセット信号がリセット解除状態になると、初期化手段
により自プロセッサの初期化と下位プロセッサ間の通信
制御のセットを行ない、その後下位プロセッサのリセッ
ト状態を解除して下位プロセッサに初期化を行なわせる
。
、そのリセット釦の押下、電源立上げなどによりリセッ
ト状態になると、リセット手段により上位プロセッサは
下位プロセッサに対するリセット信号をリセット状態に
した後に自プロセッサをリセット状態とし、外部からの
リセット信号がリセット解除状態になると、初期化手段
により自プロセッサの初期化と下位プロセッサ間の通信
制御のセットを行ない、その後下位プロセッサのリセッ
ト状態を解除して下位プロセッサに初期化を行なわせる
。
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例のブロック図であり、本発明
を7台のプロセッサで構成されるデータ伝送装置に適用
した例を示す。
を7台のプロセッサで構成されるデータ伝送装置に適用
した例を示す。
第1図において1〜7はプロセッサであり、プロセッサ
1は他の装置およびデータバスB[ISlに接続され、
このデータバスBUSIを介してプロセッサ2、プロセ
ッサ3と通信を行なってデータ伝送処理を行なう、又、
プロセッサ2はデータバスBustとデータバスBUS
2に接続され、データバスBUS2に接続されたプロセ
ッサ4.5とそのバスを介して通信を行ない、プロセッ
サ3はデータバスBUSIとデータバスBUS3に接続
され、データバスBUS3に接続されたプロセッサ6.
7とそのバスを介して通信を行ない、それぞれデータ伝
送処理を行なっている。なお、プロセッサ2,4.5に
より一つのサブシステムが構成され、プロセッサ3.
6. 7により他の一つのサブシステムが構成される。
1は他の装置およびデータバスB[ISlに接続され、
このデータバスBUSIを介してプロセッサ2、プロセ
ッサ3と通信を行なってデータ伝送処理を行なう、又、
プロセッサ2はデータバスBustとデータバスBUS
2に接続され、データバスBUS2に接続されたプロセ
ッサ4.5とそのバスを介して通信を行ない、プロセッ
サ3はデータバスBUSIとデータバスBUS3に接続
され、データバスBUS3に接続されたプロセッサ6.
7とそのバスを介して通信を行ない、それぞれデータ伝
送処理を行なっている。なお、プロセッサ2,4.5に
より一つのサブシステムが構成され、プロセッサ3.
6. 7により他の一つのサブシステムが構成される。
第1図において、プロセッサ4とプロセッサ5のリセッ
ト制御はプロセッサ2が行ない、プロセッサ6とプロセ
ッサ7のリセット制御はプロセッサ3が行ない、プロセ
ッサ2とプロセッサ3のリセット制御はプロセッサlが
行なう、即ち、リセット制御に関し、第1図のシステム
は階層化されている。
ト制御はプロセッサ2が行ない、プロセッサ6とプロセ
ッサ7のリセット制御はプロセッサ3が行ない、プロセ
ッサ2とプロセッサ3のリセット制御はプロセッサlが
行なう、即ち、リセット制御に関し、第1図のシステム
は階層化されている。
第2図は、そのようなリセット制御の階層化を図示した
ものであり、プロセッサ4〜7はレベル3、プロセッサ
2.3はレベル2.プロセッサ1はレベル1となってお
り、プロセッサ1に対してリセット信号を送出する手段
たとえばパワーアップリセット回路8がレベル0となっ
ている。なお、第2図において、R1−R14はリセッ
ト信号である。
ものであり、プロセッサ4〜7はレベル3、プロセッサ
2.3はレベル2.プロセッサ1はレベル1となってお
り、プロセッサ1に対してリセット信号を送出する手段
たとえばパワーアップリセット回路8がレベル0となっ
ている。なお、第2図において、R1−R14はリセッ
ト信号である。
第3図はプロセッサ1のリセット制御処理例の流れ図で
あり、同図(alはパワーアップリセット回路8からの
リセット信号R1或いはプロセッサ1に設けられたリセ
ット釦の押下によって生成されるリセット信号R2がリ
セット状態(以下オンという)になっときに行なわれる
処理を、同図(blはリセット信号R1或いはリセット
信号R2がリセット解除状態(以下オフという)になっ
たとき行なわれる処理を、同図1cIはプロセッサ2,
3からデータバスBustを介してリセット要求があっ
たときに行なわれる処理をそれぞれ示す。
あり、同図(alはパワーアップリセット回路8からの
リセット信号R1或いはプロセッサ1に設けられたリセ
ット釦の押下によって生成されるリセット信号R2がリ
セット状態(以下オンという)になっときに行なわれる
処理を、同図(blはリセット信号R1或いはリセット
信号R2がリセット解除状態(以下オフという)になっ
たとき行なわれる処理を、同図1cIはプロセッサ2,
3からデータバスBustを介してリセット要求があっ
たときに行なわれる処理をそれぞれ示す。
また、第4図はレベル2のプロセッサ2,3のリセット
制御処理例の流れ図であり、同図(alはプロセッサ2
.3に設けられたリセットS口の押下によって生成され
るリセット信号R5,R6がオンとなったときに行なわ
れる処理を、同図世)は上位のプロセッサ1からのリセ
ット信号R3,R4がオンとなったときに行なわれる処
理を、同図(C1は上記リセット信号R3,R4がオフ
となったときに行なわれる処理を、同図+diは下位プ
ロセッサ4゜5あるいは下位プロセッサ6.7からデー
タバスBtlS2或いはデータバスBuS3を介してリ
セット要求があったときに行なわれる処理をそれぞれ示
す。
制御処理例の流れ図であり、同図(alはプロセッサ2
.3に設けられたリセットS口の押下によって生成され
るリセット信号R5,R6がオンとなったときに行なわ
れる処理を、同図世)は上位のプロセッサ1からのリセ
ット信号R3,R4がオンとなったときに行なわれる処
理を、同図(C1は上記リセット信号R3,R4がオフ
となったときに行なわれる処理を、同図+diは下位プ
ロセッサ4゜5あるいは下位プロセッサ6.7からデー
タバスBtlS2或いはデータバスBuS3を介してリ
セット要求があったときに行なわれる処理をそれぞれ示
す。
更に第5図はレベル3のプロセッサ4〜7のリセット制
御処理例の流れ図であり、同図(alはプロセッサ4〜
7に設けられたリセットS口の押下によって生成される
リセット信号R11〜R14がオンになったときに行な
われる処理を、同図(blはデータバス8152或いは
データバス1lUs3を介して上位のプロセッサ2或い
はプロセッサ3からのりセント信号R7〜RIOがオン
となったときに行なわれる処理を、同図(C1は上記リ
セット信号R7〜RIOがオフになったときに行なわれ
る処理をそれぞれ示す。
御処理例の流れ図であり、同図(alはプロセッサ4〜
7に設けられたリセットS口の押下によって生成される
リセット信号R11〜R14がオンになったときに行な
われる処理を、同図(blはデータバス8152或いは
データバス1lUs3を介して上位のプロセッサ2或い
はプロセッサ3からのりセント信号R7〜RIOがオン
となったときに行なわれる処理を、同図(C1は上記リ
セット信号R7〜RIOがオフになったときに行なわれ
る処理をそれぞれ示す。
以下、各図を参照して本実施例の動作を説明する。
[システムリセット時(電源立上げ時)]第2図のパワ
ーアップリセット回路8からのリセット信号R1がオン
になると、プロセッサ1では第3図(alの処理を開始
し、先ずリセット信号R3、R4をオンにしく31)、
次いで自プロセッサ1をリセット状態とする (S2)
、このとき、リセット信号R3,R4がオンになること
により、プロセッサ2,3では第4図(blの処理を開
始してそれぞれリセット信号R7,R8とリセット信号
R9,R10をオンにしく5ll) 、次いで自プロセ
ッサ2.3をリセット状態とする(512)、また、リ
セット信号R7〜RIOがオンになることにより、プロ
セッサ4〜7ではそれぞれ第5図(blの処理を開始し
、自プロセッサをリセット状態とする(S21)。
ーアップリセット回路8からのリセット信号R1がオン
になると、プロセッサ1では第3図(alの処理を開始
し、先ずリセット信号R3、R4をオンにしく31)、
次いで自プロセッサ1をリセット状態とする (S2)
、このとき、リセット信号R3,R4がオンになること
により、プロセッサ2,3では第4図(blの処理を開
始してそれぞれリセット信号R7,R8とリセット信号
R9,R10をオンにしく5ll) 、次いで自プロセ
ッサ2.3をリセット状態とする(512)、また、リ
セット信号R7〜RIOがオンになることにより、プロ
セッサ4〜7ではそれぞれ第5図(blの処理を開始し
、自プロセッサをリセット状態とする(S21)。
所定時間の後にパワーアンプリセット回路8からのリセ
ット信号R1がオフになると、プロセッサlでは第3図
(blの処理が行なわれ、自プロセッサlの初期化と、
下位のプロセッサ2.3間の通信制御のセットとを行な
った後(33,34)、即ち下位プロセッサとの通信が
可能な状態に遷移した後、下位のプロセッサ2.3に対
するリセット信号R3,R4をオフにする(35)、こ
れにより、プロセッサ2.3では第4図(C1の処理が
開始され、自プロセッサの初期化と、プロセッサ4゜5
或いはプロセッサ6.7間の通信制御のセットとを行な
い(313,314) 、その後、プロセッサ4.5或
いはプロセッサ6.7に対するリセット信号R7,R8
或いはリセット信号1?9.RIOをオフにする(S1
5)、なお、プロセッサ2或いはプロセッサ3における
プロセッサlとの通信は、下位プロセッサ4〜7のリセ
ット信号R7〜RIOをオフにする前に行なっても、プ
ロセッサ4〜7との通信後に行なってもよく、それはプ
ロセッサ間の通信プロトコルによる。
ット信号R1がオフになると、プロセッサlでは第3図
(blの処理が行なわれ、自プロセッサlの初期化と、
下位のプロセッサ2.3間の通信制御のセットとを行な
った後(33,34)、即ち下位プロセッサとの通信が
可能な状態に遷移した後、下位のプロセッサ2.3に対
するリセット信号R3,R4をオフにする(35)、こ
れにより、プロセッサ2.3では第4図(C1の処理が
開始され、自プロセッサの初期化と、プロセッサ4゜5
或いはプロセッサ6.7間の通信制御のセットとを行な
い(313,314) 、その後、プロセッサ4.5或
いはプロセッサ6.7に対するリセット信号R7,R8
或いはリセット信号1?9.RIOをオフにする(S1
5)、なお、プロセッサ2或いはプロセッサ3における
プロセッサlとの通信は、下位プロセッサ4〜7のリセ
ット信号R7〜RIOをオフにする前に行なっても、プ
ロセッサ4〜7との通信後に行なってもよく、それはプ
ロセッサ間の通信プロトコルによる。
また、上述のようにしてリセット信号R7〜R1Oがオ
フされることから、下位のプロセッサ4〜7では第5図
(C1の処理が開始され、自プロセッサの初期化が行な
われる。
フされることから、下位のプロセッサ4〜7では第5図
(C1の処理が開始され、自プロセッサの初期化が行な
われる。
このように本実施例のシステムリセット制御は、プロセ
ッサlから順次下位のプロセッサに対し階層的にリセッ
ト制御が実行され、上位のプロセッサは下位のプロセッ
サとの通信が可能な状態に遷移した後に下位のプロセッ
サのリセット状態を解除して初期化させるものであるか
ら、下位のプロセッサは初期化により立ち上がったとき
、既に上位プロセッサの通信は可能状態となっている。
ッサlから順次下位のプロセッサに対し階層的にリセッ
ト制御が実行され、上位のプロセッサは下位のプロセッ
サとの通信が可能な状態に遷移した後に下位のプロセッ
サのリセット状態を解除して初期化させるものであるか
ら、下位のプロセッサは初期化により立ち上がったとき
、既に上位プロセッサの通信は可能状態となっている。
従って、下位のプロセッサは、上位のプロセッサが通信
可能な状態になっているか否かを特別に検出しなくても
正常動作を開始することができ、プロトコルが簡素化さ
れる。これに対し、システムリセット時に各々のプロセ
ッサで非同期でリセット処理が行なわれる従来方式にお
いては、自プロセッサ内の初期設定が終了しても、上位
のプロセッサが通信可能になっているか否かは分からな
い為、上位のプロセッサと一度通信を行なって正常に動
作しているか否かを確認する必要があり、その為の非同
期処理の複雑なプロトコルを必要とする。
可能な状態になっているか否かを特別に検出しなくても
正常動作を開始することができ、プロトコルが簡素化さ
れる。これに対し、システムリセット時に各々のプロセ
ッサで非同期でリセット処理が行なわれる従来方式にお
いては、自プロセッサ内の初期設定が終了しても、上位
のプロセッサが通信可能になっているか否かは分からな
い為、上位のプロセッサと一度通信を行なって正常に動
作しているか否かを確認する必要があり、その為の非同
期処理の複雑なプロトコルを必要とする。
[サブシステム単位のリセット制m1
次に、サブシステム単位のリセット制御を、プロセッサ
2. 4. 5で構成されるサブシステムを例にして説
明する。
2. 4. 5で構成されるサブシステムを例にして説
明する。
このサブシステムを他のサブシステム即ちプロセッサ3
,6.7で構成されるサブシステムに影響を与えずに再
立上げ等を行なわせる場合、プロセッサ2に設けられた
リセット釦の押下によってリセット信号R5をオンにす
る。
,6.7で構成されるサブシステムに影響を与えずに再
立上げ等を行なわせる場合、プロセッサ2に設けられた
リセット釦の押下によってリセット信号R5をオンにす
る。
リセット信号R5がオンになると、プロセッサ2では第
4図(alの処理が開始され、上位のプロセッサ1ヘデ
ータバスBLISIを介してリセット要求を送出する。
4図(alの処理が開始され、上位のプロセッサ1ヘデ
ータバスBLISIを介してリセット要求を送出する。
プロセッサlでは、このリセット要求を受けると第3図
(C1の処理が開始され、先ずそのプロセッサ2に対す
るリセット信号R3をオンにしくS6)、次いでプロセ
ッサ2間の通信制御をセラトスる(S7)、プロセッサ
2ではりセット信号R3がオンされたことにより、第4
図O1+)のステップSllにて下位のプロセッサ4.
5のリセ・7ト信号R7,R8をオンにして次に自プロ
セッサをリセット状態としく312) 、下位のプロセ
ッサ4.5はリセット信号R7,R8がオンになること
から第5図(blの処理にて自プロセッサをリセット状
態とする (S 21)。
(C1の処理が開始され、先ずそのプロセッサ2に対す
るリセット信号R3をオンにしくS6)、次いでプロセ
ッサ2間の通信制御をセラトスる(S7)、プロセッサ
2ではりセット信号R3がオンされたことにより、第4
図O1+)のステップSllにて下位のプロセッサ4.
5のリセ・7ト信号R7,R8をオンにして次に自プロ
セッサをリセット状態としく312) 、下位のプロセ
ッサ4.5はリセット信号R7,R8がオンになること
から第5図(blの処理にて自プロセッサをリセット状
態とする (S 21)。
プロセッサlはステップS7の処理により下位のプロセ
ッサとの間の通信が可能な状態に遷移すると、次にプロ
セッサ2のリセット信号R3をオフにするものであり(
S8)、これにより、プロセッサ2では第4図(C1の
処理が開始され、自プロセッサの初期化と、下位プロセ
ッサ4.5間の通信制御のセットとを行なった後(S1
3. 514)、下位プロセッサ4.5のリセット信号
R7,r28をオフとする(S15)。従って、プロセ
ッサ4゜5は第5図(C)の処理にて自プロセッサの初
期化を行なう (S 22)。
ッサとの間の通信が可能な状態に遷移すると、次にプロ
セッサ2のリセット信号R3をオフにするものであり(
S8)、これにより、プロセッサ2では第4図(C1の
処理が開始され、自プロセッサの初期化と、下位プロセ
ッサ4.5間の通信制御のセットとを行なった後(S1
3. 514)、下位プロセッサ4.5のリセット信号
R7,r28をオフとする(S15)。従って、プロセ
ッサ4゜5は第5図(C)の処理にて自プロセッサの初
期化を行なう (S 22)。
このように、サブシステムの立上げ等はその最上位のプ
ロセッサ(上記の例ではプロセッサ2)にリセット要求
を発するだけで可能となり、サブシステム単位の立上げ
が極めて簡単に行なえる利点がある。また、プロセッサ
2のリセットはその上位のプロセッサであるプロセッサ
1の管理の下に行なわれるので、例えばプロセッサ1が
プロセッサ2と通信し合っている際にプロセッサ2のリ
セット釦が押下されても、誤ったデータを受信し続ける
などが原因でプロセッサ1のプログラムが暴走するよう
なことはなくなり、データ伝送装置全体の動作が停止し
てしまうことはなくなる。更に、リセットが現在実行中
の処理と非同期で行なわれる従来方式では、リセット操
作がいつ行なわれても通信相手のプロセッサの処理が正
常に行なわれるようにガードする必要があるが、本実施
例ではそのようなことは必ずしも要しない。
ロセッサ(上記の例ではプロセッサ2)にリセット要求
を発するだけで可能となり、サブシステム単位の立上げ
が極めて簡単に行なえる利点がある。また、プロセッサ
2のリセットはその上位のプロセッサであるプロセッサ
1の管理の下に行なわれるので、例えばプロセッサ1が
プロセッサ2と通信し合っている際にプロセッサ2のリ
セット釦が押下されても、誤ったデータを受信し続ける
などが原因でプロセッサ1のプログラムが暴走するよう
なことはなくなり、データ伝送装置全体の動作が停止し
てしまうことはなくなる。更に、リセットが現在実行中
の処理と非同期で行なわれる従来方式では、リセット操
作がいつ行なわれても通信相手のプロセッサの処理が正
常に行なわれるようにガードする必要があるが、本実施
例ではそのようなことは必ずしも要しない。
[11下位レベルのプログラム単独のリセット]例えば
、プロセッサ4のリセット釦の押下によってリセット信
号R11がオンにされると、プロセッサ4は第5図(a
lの処理にて上位のプロセッサ2ヘリセツト要求を送出
する(S20) 、これに応答してプロセッサ2は、プ
ロセッサ1が行なった第3図fclと同様な処理を行な
い(第4図(dlのステップS16〜518)、プロセ
ッサ4はプロセッサ2からのリセット信号のオフに応答
して自プロセッサの初期化を行なう (S22) 。
、プロセッサ4のリセット釦の押下によってリセット信
号R11がオンにされると、プロセッサ4は第5図(a
lの処理にて上位のプロセッサ2ヘリセツト要求を送出
する(S20) 、これに応答してプロセッサ2は、プ
ロセッサ1が行なった第3図fclと同様な処理を行な
い(第4図(dlのステップS16〜518)、プロセ
ッサ4はプロセッサ2からのリセット信号のオフに応答
して自プロセッサの初期化を行なう (S22) 。
このように、プロセッサが単独でリセットされる場合も
、そのリセットは上位のプロセッサで制御されているの
で、プログラムの暴走等を防止することができる。
、そのリセットは上位のプロセッサで制御されているの
で、プログラムの暴走等を防止することができる。
以上説明したように、本実施例は、データ伝送装置を構
成するプロセッサをその処理レベルに従って階層化し、
リセットに関しては上位のプロセッサが下位のプロセッ
サを管理するようにし、リセットを一つのイベントとし
て考えて管理するプロセッサからの指示としてとらえる
ことにより、上位プロセッサの処理途中における下位プ
ロセッサのリセット動作を上位プロセッサの処理に同期
させることができ、複数のプロセッサ間の通信を正常に
保つことができる。また、階層化されたリセット制御に
より、自プロセッサより下位のプロセ、すのリセット状
態制御、サブシステムの障害時の停止切り分け、再初期
化などの制御、そのプロセッサとの通信制御などが容易
に行なえる効果がある。
成するプロセッサをその処理レベルに従って階層化し、
リセットに関しては上位のプロセッサが下位のプロセッ
サを管理するようにし、リセットを一つのイベントとし
て考えて管理するプロセッサからの指示としてとらえる
ことにより、上位プロセッサの処理途中における下位プ
ロセッサのリセット動作を上位プロセッサの処理に同期
させることができ、複数のプロセッサ間の通信を正常に
保つことができる。また、階層化されたリセット制御に
より、自プロセッサより下位のプロセ、すのリセット状
態制御、サブシステムの障害時の停止切り分け、再初期
化などの制御、そのプロセッサとの通信制御などが容易
に行なえる効果がある。
なお、以上の実施例では7台のプロセッサから構成され
るマルチプロセッサシステムに対し、本発明を適用した
が、本発明は少なくとも2台のプロセッサを有するマル
チプロセッサシステムに対し適用可能である。
るマルチプロセッサシステムに対し、本発明を適用した
が、本発明は少なくとも2台のプロセッサを有するマル
チプロセッサシステムに対し適用可能である。
以上説明したように、本発明は、下位プロセッサのリセ
ット釦の押下などによるリセット要求時には、その旨を
上記プロセッサが1ffitl&し、上位プロセッサが
下位プロセッサをリセット状態にした後にプロセッサ間
の通信制御のセットを行ない、その後下位プロセッサの
リセット状態を解除して下位プロセッサに初期設定を行
なわせ、また上位プロセッサが外部からリセットされる
時には、先ず下位プロセッサをリセット状態にしてから
上位プロセッサの初期設定、下位プロセッサ間の通信制
御のセットを行ない、その後下位プロセッサのリセット
状態を解除して下位プロセッサに初期設定を行なわせる
ものであり、下位プロセッサのリセットを上位プロセッ
サにおいて管理していることから、独自にリセット処理
が行なわれる従来方式のようにリセット時にプロセッサ
の暴走などが引き起こされることがなくなり、またシス
テム立上げ時などにおけるプロトコルを簡略化すること
ができる効果がある。
ット釦の押下などによるリセット要求時には、その旨を
上記プロセッサが1ffitl&し、上位プロセッサが
下位プロセッサをリセット状態にした後にプロセッサ間
の通信制御のセットを行ない、その後下位プロセッサの
リセット状態を解除して下位プロセッサに初期設定を行
なわせ、また上位プロセッサが外部からリセットされる
時には、先ず下位プロセッサをリセット状態にしてから
上位プロセッサの初期設定、下位プロセッサ間の通信制
御のセットを行ない、その後下位プロセッサのリセット
状態を解除して下位プロセッサに初期設定を行なわせる
ものであり、下位プロセッサのリセットを上位プロセッ
サにおいて管理していることから、独自にリセット処理
が行なわれる従来方式のようにリセット時にプロセッサ
の暴走などが引き起こされることがなくなり、またシス
テム立上げ時などにおけるプロトコルを簡略化すること
ができる効果がある。
また本発明によれば、上位プロセッサをリセットすれば
下位プロセッサも自動的にリセットされるように構成し
たので、例えば前述した実施例の如く複数のプロセッサ
から構成され、そのうちの所定個数のプロセッサでサブ
システムが構成されているようなデータ伝送装置におい
て、そのサブシステムの最上位プロセッサを前記上位プ
ロセッサとして本発明を適用することにより、その上位
プロセッサに対し外部からリセットをかけるだけでサブ
システム単位の再立上げ制御を他のサブシステムに影響
を与えることなく行なうことができる効果がある。
下位プロセッサも自動的にリセットされるように構成し
たので、例えば前述した実施例の如く複数のプロセッサ
から構成され、そのうちの所定個数のプロセッサでサブ
システムが構成されているようなデータ伝送装置におい
て、そのサブシステムの最上位プロセッサを前記上位プ
ロセッサとして本発明を適用することにより、その上位
プロセッサに対し外部からリセットをかけるだけでサブ
システム単位の再立上げ制御を他のサブシステムに影響
を与えることなく行なうことができる効果がある。
第1図は本発明の一実施例のブロック図、第2図は第1
図におけるリセット制御の階層化の説明図、 第3図はプロセッサ1の処理例の流れ図、第4図はプロ
セッサ2.3の処理例の流れ図および、 第5図はプロセッサ4〜7の処理例の流れ図である。 図において、1〜7・・・プロセッサ、8・・・パワー
アップリセット回路、Bust〜BUS3・・・データ
バス、R1−R14・・・リセット信号。
図におけるリセット制御の階層化の説明図、 第3図はプロセッサ1の処理例の流れ図、第4図はプロ
セッサ2.3の処理例の流れ図および、 第5図はプロセッサ4〜7の処理例の流れ図である。 図において、1〜7・・・プロセッサ、8・・・パワー
アップリセット回路、Bust〜BUS3・・・データ
バス、R1−R14・・・リセット信号。
Claims (1)
- 【特許請求の範囲】 プロセッサと、該プロセッサと通信を行なう別のプロセ
ッサとを含むマルチプロセッサシステムのリセット方式
において、 前記プロセッサを、上位プロセッサと下位プロセッサと
に階層化し、 前記下位プロセッサ側に、 自プロセッサに対するリセット要求が発せられたときそ
の旨を前記上位プロセッサに通知するリセット要求通知
手段と、 前記上位プロセッサからのリセット信号がリセット状態
になったとき自プロセッサをリセット状態とし、前記リ
セット信号がリセット解除状態になったとき自プロセッ
サの初期化を行なう初期化手段とを設け、 前記上位プロセッサ側に、 自プロセッサに対する外部からのリセット信号がリセッ
ト状態になったとき前記下位プロセッサに対するリセッ
ト信号をリセット状態とした後に自プロセッサをリセッ
ト状態とするリセット手段と、 自プロセッサに対するリセット信号がリセット解除状態
になったとき自プロセッサの初期化を行なった後に前記
下位プロセッサ間の通信制御をセットし、その後前記下
位プロセッサに対するリセット信号をリセット解除状態
とする初期化手段と、前記下位プロセッサからリセット
要求通知があったとき、前記下位プロセッサに対するリ
セット信号をリセット状態にした後に前記下位プロセッ
サ間の通信制御をセットし、その後前記下位プロセッサ
に対するリセット信号をリセット解除状態にする下位プ
ロセッサ制御手段とを設けたことを特徴とするマルチプ
ロセッサシステムのリセット方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61089114A JPS62245362A (ja) | 1986-04-17 | 1986-04-17 | マルチプロセツサシステムのリセツト方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61089114A JPS62245362A (ja) | 1986-04-17 | 1986-04-17 | マルチプロセツサシステムのリセツト方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62245362A true JPS62245362A (ja) | 1987-10-26 |
Family
ID=13961865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61089114A Pending JPS62245362A (ja) | 1986-04-17 | 1986-04-17 | マルチプロセツサシステムのリセツト方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62245362A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07325793A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | マルチプロセッサシステム初期化制御装置およびその方法 |
-
1986
- 1986-04-17 JP JP61089114A patent/JPS62245362A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07325793A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | マルチプロセッサシステム初期化制御装置およびその方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62245362A (ja) | マルチプロセツサシステムのリセツト方式 | |
JPH08316957A (ja) | 二重化ネットワーク管理システム | |
JP2004013723A (ja) | 共有メモリを使ったクラスタ構成を採用した情報処理システムの障害処理装置と方法 | |
JP2893868B2 (ja) | 入出力装置の制御方式 | |
JPS62213347A (ja) | 回線切替え方式 | |
JP2985188B2 (ja) | 二重化計算機システム | |
JPS59126346A (ja) | ポ−リング制御方式 | |
JPS6141004B2 (ja) | ||
JPH1021202A (ja) | 二重系コンピュータのネットワーク接続方式 | |
JPH01103046A (ja) | 通信制御方式 | |
JPS58186243A (ja) | リダンダント構成装置 | |
JPS59191992A (ja) | 情報処理交換システム | |
JPS6143857A (ja) | 端末自動閉塞方法 | |
JPH0433442A (ja) | パケット交換システム | |
JPS6128255A (ja) | アドレスポ−リング通信方法 | |
JPS61146038A (ja) | 予備ハイウエイ監視装置 | |
JPH01209564A (ja) | 情報処理装置 | |
JPS59154563A (ja) | マルチプロセサシステム | |
JPH0787458B2 (ja) | 分散形交換システムの制御方式 | |
JPS63273155A (ja) | 共有記憶装置の制御方式 | |
JPH03133231A (ja) | データ伝送装置の制御方法 | |
JPS5895455A (ja) | 再開処理方法 | |
JPH10303950A (ja) | シリアルバス接続装置 | |
JPS62163101A (ja) | エレベ−タの制御装置 | |
JPS58209291A (ja) | 遠方監視制御方式 |