JPS6223608A - デジタル信号ミキシング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はオーディオ信号のミキシングに通用して好適な
デジタル信号ミキシング装置に関する。

デジタル化された複数チャンネルのオーディオ信号を所
望の混合比を以って混合して、新たなデジタル化された
複数チャンネルのオーディオ信号を得るようにした従来
のデジタル信号ミキシング装置は、第１図のように構成
されている。以下に、先ずこの第１図を参照して従来の
ミキシング装置について説明する。

即ち、複数チャンネルの入力デジタル信号を各入力端子
＋１１から各Ｄ−Ａ変換器（２）に供給して複数チャン
ネルの入力アナログ信号を得る。マイクロフォン信号等
の他の複数のアナログ信号を各入力端子（３）から各増
幅器（４）に供給する。各Ｄ−Ａ変換器（２）及び各増
幅器（４）の各出力を各切換スイッチ（５）により切換
選択して各アナログトーンコントロール回路（６）に供
給する。各アナログトーンコントロール回路（６）の出
力をアナログ信号混合回路（７）に供給する。アナログ
信号混合回路（７）の一部の混合出力をアナログ残響付
加装置（１１）に供給し、その出力をオンオフスイッチ
（５′）を介してトーンコントロール回路（６）に供給
し、その各出力をアナログ信号混合回路（７）に再び供
給する。混合回路（７）の出力アナログ信号の一部を各
Ａ−Ｄ変換器（８）に供給して、各出力端子（９）より
複数の出力デジタル信号を得る。尚、出力端子（１０）
には出力アナログ信号がそのまま得られる。

しかしながら、かかる従来のデジタル信号ミキシング装
置は次のような欠点がある。即ち、Ｄ−Ａ変換器及びＡ
−Ｄ変換器を使用しているので、Ａ−Ｄ変換器の出力に
量子化雑音が混入する。アナログ信号の状態でミキシン
グを行なうので、アナログ信号混合回路の人出力特性の
非線形に基づく歪が発生し、又、アナログ信号混合回路
は外来−ノイズの影響を受は易いので、之に基づくノイ
ズもその出力に混入する。

かかる点に鑑み、本発明はデジタル信号のままでミキシ
ングを行なうことにより、上述の欠点を除去したデジタ
ル信号ミキシング装置を提案せんとするものである。

以下に第２図及びその一部を詳細に図示した第４図及び
第８図等を参照して本発明をその実施例につき詳細に説
明する。尚、第２図及び第４図に於て、第１図と対応す
る部分には同一符号を付して説明する。先ず、第２図に
ついて説明する。

（３ａ）　、　　（３ｂ）は複数の入力アナログ信号の
入力端子で、前者はマイクロフォン信号入力端子、後者
は補助入力端子である。（４）はマイクロフォン信号を
増幅する増幅器である。各入力端子（３ａ）　。

（３ｂ）よりの各入力アナログ信号は各切換スイッチ（
１５）により切換えられて各サンプルホールド回路及び
Ａ−Ｄ変換器（１６）に供給される。各入力端子＋１）
からの各入力デジタル信号と各サンプルホールド回路及
びＡ−Ｄ変換′ａ（１６）よりのデジタル信号とが各切
換スイッチ（１７）によって切換えられて各デジタルト
−ンコントロール回路（１８）に供給され、その出力た
る各入力デジタル信号がデジタル信号混合演算回路（１
９）に供給される。

そして、各出力端子（９）に各出力デジタル信号が出力
される。尚、出力端子（９）の一部に破線にて示す如＜
Ｄ’−Ａ変換器（２１）を接続して出力端子（１０）に
出力アナログ信号を得るようにすることもできる。　　
、 又、デジタル信号混合演算回路（１９）の出力デジタル
信号の一部がデジタル残響付加装置（２２）に供給され
、その各出力が各オンオフスイッチ（１７’）を通じて
各トーンコントロール回路（１８）に供給され、その出
力がデジタル信号混合演算回路（１９）に供給される。

ごのデジタル信号混合演算回路（１９）では、Ｓチャン
ネルの入力デジタル信号を混合してＴチャンネルの出力
デジタル信号を得るようにしており、第４図について詳
しく述べる如くＳ×Ｔの行列要素をデジタル信号として
記憶するデジタル記憶装置（２７）を具備している。（
２０）はＳチャンネルの入力デジタル信号の所望の混合
比に応じてＳ×Ｔの行列要素を決定して記憶装置（２７
）に記憶せしめる行列要素決定回路である。更にデジタ
ル信号混合演算回路（１９）にはＳチャンネルの入力デ
ジタル信号とデジタル記憶装置（２７）より順次読出さ
れた行列要素とをマトリクス演算するマトリクス演算回
路（６７）を具備している。

尚、デジタルトーンコントロール回路（１８）は、ロー
カット、ハイカット、バス、トレブレ、プレゼンス（臨
場感）等の値を指定することにより例えば第３図に示す
如き種々の周波数−出力レベルの特性を得ることができ
るようになっている。

次に第４図についてデジタル信号混合演算回路（１９）
及び行列要素決定回路（２０）の詳細について説明する
。（４９）は１ｒ列要素決定回路（２０）に設けられた
アナログ信号混合回路で、入力端子（４９４１）〜（４
９−１８）にＳチャンネルの入力アナログ信号を供給し
て出力端子（４９−０１）〜（４９−Ｃに所望の混合比
のＴチャンネルの出力アナログ信号を得るようにしてお
り、具体回路の一例は後述する第９図に図示しである。

そして、本発明ではこのアナログ信号混合回路（４９）
をブラックボックスとして考え、入力アナログ信号Ｖｂ
〜Ｖｌｓと出力アナログ信号ν０１〜ＶＯＴとの間の関
係を次式の如く行列式で表わし、混合回路（４９）の特
性をは、入力アナログ信号Ｖｈ〜Ｖｌｓの全部をＯ（ボ
ルト）にしたときの出力アナログ電１王をｖ０１′〜お
く。

ここで行列（Ａ）のＳ×Ｔの要素を知るには、入力アナ
ログ信号ν１１〜Ｖｌｓの一つを順次１　（ボルト）に
し、他を０　（ボルト）にし°ζ出力アナログ電圧ＶＯ
１〜ＶＯＴをｉｌｌ定ずれば良いことが解る。

そして、この行列（Ａ）の各要素の電圧（アナログ電圧
）をデジタル信号に変換し、之をデジタル記憶装置（２
７）に供給して記憶せしめる。

さて、行列要素決定回路（２０）について詳しく説明す
る。（４８）はアナログ信号混合回路（４９）に対する
駆動回路である。この駆動回路（４Ｂ）ではその各入力
端子（４Ｂ−ＩＩ　）〜（４８−Ｉｓ　）及び出力端子
（４Ｂ−Ｏｆ　）〜（４８−Ｏ５）間に夫々図示の如き
駆動回路が設けられている。この駆動回路は例えばＭＯ
３形電界効果トランジスタＱｌ　、　Ｏ２。

インバータ（６６）から成り、入力端子（４Ｂ−１１）
〜（４Ｂ−ＩＳ　）に供給される入力信号ｒｌＪ、ｒＯ
Ｊに応じて出力端子（４８−０１）〜（４Ｂ−ＯＳ　）
に電源子Ｂよりの１ボルトの電圧が出力されるか接地電
位、即ちＯボルトが得られるかのいずれかになるように
している。即ち、入力信号がｒｌＪならトランジスタＱ
１がオン、トランジスタＱ２がオフとなって１ボルトの
電圧が出力され、入力信号が「０」ならトランジスタＱ
ｌがオフ、トランジスタＱ２がオンとなってＯポル°ト
の電圧が出力される。

（４７）は走査パルス発生回路（デコーダ）で、之に供
給されるクロック信号によって駆動されてその出力端子
（４７−０１”）〜（４７−ＯＳ　）に順次循環的に出
力ｒｌＪが出力されるようになされている。

向、走査パルス、発生回路（４７）の出力端子（４７−
ＯＳ　＞及び之を除く任意の出力端子（４７−ＱＣ）に
得られた出力は駆動回路（４８）の入力端子（４８−Ｉ
ｆ　）及び出力端子（４８−１（Ｃ＋１　）　）に夫々
供給されるようになされている。

（５０）はアナログ信号混合回路（４９）の出力が供給
される例えば１２ビツトのＡ−Ｄ変換器で、回路（４９
）の各出力端子に夫々＋ｆ？統された１個のＡ−Ｄ変換
器（５０−１）〜（５０−Ｔ）から成っている。

（５１）はＡ−Ｄ変換器（５０）の出力が供給されるラ
ッチ回路で、Ａ−Ｄ変換器（５０−１）〜（５０−Ｔ）
に対応した１個のランチ回路（５１−１）〜（５１−Ｔ
）から成っている。（５２−１）〜（５２−Ｔ）はラッ
チ回路（５１−１）〜（５１−Ｔ）の各出力端子で、同
時に行列要素決定回路（２０）の出力端子となる。

次にクロック回路（６８）について説明する。之よりの
クロック信号は行列要素決定回路（２０）のみならずデ
ジタル信号混合演算回路（１９）にても一部利用される
。（４０）はクロック発生回路で、例えば２ＭＨｚの第
５図Ａに示ず如きデユーティ−５０％の矩形波クロック
パルス（第１のクロックパルス）を発生ずる。このｍｌ
のクロックパルスはＳ進（例えば５＝４０）のカウンタ
（４１）に供給される。カウンタ（４１）では第５図Ｂ
に示ず如く１゜２、・・・、Ｓと計数され、Ｓを計数す
る毎に第５図Ｃに示す如き第２のクロックパルス（周波
数が５０ｋｌｌｚ）が出力される。第５図りにこの第２
のクロックパルスを時間軸を縮めて再度不ず。この第２
のクロックパルスはＵ進（例えばＵ　＝　５０）のカウ
ンタ（４２）に供給される。カウンタ（４２）では第５
図Ｅに示す如＜１．２．　　・・・、Ｕと計数され、Ｕ
を計数する毎に第５図Ｇに示す如き第３のクロックパル
ス（周波数が１ｋＨｙ；）が出力され、之がＳ進（即ち
５＝４０）のカウンタ（４３）に供給される。カウンタ
（４３）では第５図Ｈに示す如く・・・Ｃ−１，Ｃ，Ｃ
＋１．　　・・・と計数されて、之より第４のクロック
パルス（周波数が２５１１ｚ）が出力され、之が走査パ
ルス発生回路（４７）に供給−される。

第５図■及びＪは夫々アナログ信号混合回路（４９）の
入力端子（４９−（Ｃ＋１　）　）　、　　（４９−（
Ｃ＋２　）　）への入力端子の波形を示す。第５図には
アナログ信号混合回路（４９）の出力端子（４９−０（
Ｃ＋１　）　）の出力電圧の波形をボし、之は入力端子
（４９〜Ｉ（Ｃ＋１））に供給される入力電圧の立上り
後所定のセトリング時間後一定電圧に達する。第５図り
はＡ−Ｄ変換器（５０−（Ｃ＋１　）　）の出力波形を
示す。この場合、カウンタ（４２）の出力がデコーダ（
４４）に供給され、カウンタ（４２）の１〜Ｕの計数中
■（１＜Ｖ＜Ｕ）を計数したとき、デコーダ（４４）か
ら第５図Ｆに示す如きスタートパルスが得られて、之が
Ａ−Ｄ変換器（５０）に供給されることによりＡ−Ｄ変
換が行なわれる。又、カウンタ（４２）よりの第３のク
ロックパルス（第５図Ｇ）がラッチ回路（５１）に供給
されることによりその第３のクロックパルスのタイミン
グでＡ−Ｄ変換器（５０）（例えば（５０−（Ｃ＋１　
）　）　）の内容がラッチ回路（５１）　　（従って（
５１−（Ｃ＋１　）　）　）に（第５図Ｍに示す如く）
ラッチされる。

かくして、アナログ信号混合回路（４９）の入力端子（
４９−１１）〜（４９−Ｉｓ　）に順次１ボルトの電圧
を供給すれば、行列（Ａ）の各要素のＡ−Ｄ変換された
ものがラッチ１ｉｉｌｖｐＩ（５１−１）　〜（５１−
Ｔ）　ニラッチされることになる。このｌザイクルの処
理時間は、アナログ信号混合回路（４９）を手動調整し
た後５０＋ｗｓｅｃ程度の短かい時間である。

そして、ラッチ回路（５１）の内容がデジタル信号混合
演算回路（１９）のデジタル記憶装置（２７）に供給さ
れて記憶される。次にデジタル信号混合演算回路（１９
）について説明する。デジタル記憶装置Ｗ（２７）はＴ
個の夫々Ｓ段のシフトレジスタ（２’？−１）〜（２７
−Ｔ）から成り、夫々入力端子（２７−１１’）　〜（
２７−ＩＴ　）及び出力端子（２７−０１）〜＜ｚ７−
’ｏｒ　＞を有する。１段のシフトレジスタは例えば１
２ビツトである。このデジタル記憶装置（２７）はクロ
ック発生回路（４０）よりの第１のクロックパルスによ
って制御される。

そして、行列要素決定回路（２０）の各ラッチ回路（５
１−１）〜（５１−Ｔ）の出力が夫々書込み論理回路（
５３−１）〜（５３−Ｔ）を通じてデジタル記憶装置（
２７）の各入力端子（２７−１１）〜（２７−ＩＴ　）
に供給される。書込み論理回路（５３−１）〜（５３−
Ｔ）は同じ構成なので、書込み論理回路（５３−１）を
代表させて説明する。

引算ａ（５４）に於てラッチ回路（５１−１）の出力か
らデジタル記憶袋Ｗ（２７）のシフトレジスタ（２７−
１）の出力が差し引かれ、その差し引き出力がデコーダ
（５５）　、　　（５６）に供給される。デコｉダ（５
５）　、　　（５６）は引算器（５４）の出力が夫々＋
１．−１であったとき出力を出す回路である。

デコーダ（５５）　、　　（５６）の各出力はオア回路
（５７）−インバータ（５８）を通じてアンド回ＩＩ（
５９）に供給される。又、行列要素決定回路（２０）に
於てカウンタ（４１）及び（４３）よりの各クロックパ
ルスがエクスクル−シブオア回路（４５）に供給され、
その出力がインバータ（４６）を通じてアンド回路（５
９）に供給される。そして、ラッチ回路（５１−１）の
出力とアンド回路（５９）の出力とがアンド回路（６０
）に供給される。又、デジタル記憶装置（２７）の出力
端子（２７−０１）の出力とアンド回路（５９）の出力
のインバータ（６１）を通じたものとがアンド回１７３
（６２）に供給される。そして、アンド回路（６０）　
、　　（６２）の出力がオア回路（６３）を通じてデジ
タル記憶装置ｉ￥（２７）のシフトレジスタ（２７−１
）の入力端子（２７−１１）に供給される。

この書込み論理回路（５３−１）　、　　・・・、　　
（５３−Ｔ）は次のように動作する。カウンタ（４１）
　、　　＜４３）の内容が一致したときは、インバータ
（４６）の出力側に「１」が得られ、デジタル記憶装置
（２７）の入力端子（２７−Ｉｆ　）〜（２７−ＩＴ　
）に、ラッチ回路（５１−１）〜（５１−Ｔ）の出力又
はデジタル記憶装置（２７）の出力端子（２７−０１）
〜（２７−ＯＴ　）の出力が供給される。そして、ラッ
チ回路（５１−１）〜（５１−Ｔ）の各出力とデジタル
記憶装Ｆｆｔ、　’（２７）の出力端子（２７−０１）
〜（２７−ＯＴ）との出力差がＬＳＢの＋１又は−１倍
のいずれかである場合は、ラッチ回路（５１−１）〜（
５１−Ｔ）の出力は雑音を含んでいると見做してデジタ
ル記憶装置（２７）の出力端子（２７−０１）〜（２７
−ＯＴ　）の出力をそのまま入力端子（２７−Ｉｔ　）
〜（２７−ＩＴ　）に供給し、出力差がＬＳＢの＋１又
は−１倍のいずれでもない場合はラッチ回路（５１−１
）〜（５１−Ｔ）の出力は雑音を含んでいないものと見
做してラッチ回路（５１−１）〜（５１−Ｔ）の出力を
デジタル記憶装置（２７）の入力鶴子（２７−１１）〜
（２７−ＩＴ　）に供給するようにする。

このような書込み論理回路（５３−１）〜（５３−Ｔ）
を設けることにより、行列″ＪＪ！素決定回路（２０）
のＡ−Ｄ変１！８器（５０）に於′ζ、第６図に示す如
（アナログ入力端子が量子化境界電圧値付近であったと
き、わずかな入力雑音によってデジタル出力が例えばコ
ードｍとｍ＋１との間を変動してデジタル出力に雑音が
混入するのが回避される。

尚、ラッチ回路（５１）の出力に雑音が含まれていない
場合でも、デコーダ（５５）又は（５６）から出力が得
られる場合があり、この場合でもデジタル記憶装置（２
７）の出力端子（２７−０１）〜（２７−ＯＴ　）の出
力がその入力端子（２７４１）〜（２７−ＩＴ　）に供
給されるが、ラッチ回路（５１−１）〜（５１−Ｔ）の
出力と出力端子（２７−０１）〜（２７−ＯＴ　）の出
力との差はせいぜいＬＳＢの±１倍程度なので、この差
は無視し得、しかもむしろデジタル記憶装置（２７）へ
のデジタル入力の変更に伴う変凋雑音による音質劣化を
回避し得るので好ましい。

（２６）はミキシングすべきＳチャンネルの入力デジタ
ル信号Ｃ１１１〜Ｃｌ１ｓ　　（第２のクロックパルス
と同期した信号）を入力端子（２５−１）〜（２５−３
）に供給して並列−直列変換する１６ビツトのロード及
びシフトレジスタで、８段のレジスタ（２６−１）〜（
２６−３）から成る。このレジスタ（２６）には次のよ
うな信号が供給される。先ずクロック発注回路（４０）
からの第１のクロックパルス（第７図へ）がレジスタ（
２６）に供給される。カウンタ（４１）のコード内容（
第７図Ｂ）がデコーダ（３６）に供給され、コードＳが
カウンタ（４１）で得られたときデコーダ（３６）から
検出信号（第７図Ｄ）が得られてレジスタ（２６）にロ
ードパルス（第７図Ｆ）として供給されると共に、この
検出信号がインバータ（３７）で位相反転されたものが
レジスタ（２６）にシフトパルス（第７図Ｇ）として供
給される。

尚、第７図Ｃはカウンタ（４１）よりの第２のクロック
パルスを示す。

（２８）は７個の１６ビツトの掛算器（２Ｂ−１）〜（
２８−Ｔ）から成る掛算器で、之等に夫々デジタル記憶
装置（２７）の出力端子（２７−０１）　〜（２７−Ｏ
Ｔ　）よりの出力（第７図Ｉ）が順次供給され゛乙夫々
レジスタ（２６）の出力ＣＨ１〜ＣＨｓ　　（第７［ｇ
ｌＦ（）と掛罪される。を卦算＠　（２１（−１）〜（
２８−Ｔ）の出力が夫々１６ビツトの加算器（２９＞　
　（（２９−１）〜（２９−Ｔ）　）に供給される。そ
して加算ａ　（２９−１）〜（２９−Ｔ）の出力が夫々
１６ビツトのアキュムレータ（３３）（（３３−１）〜
（３３−Ｔ）　）に供給される。アキュムレータ（３３
−１）〜（３３−Ｔ）は第１のクロックパルスにより制
御される。又、アキュムレータ（３３−１）〜（３３−
Ｔ）の出力が夫々アンド回路（３２）　　（（３２−１
）〜（３２−Ｔ）　）に供給される。カウンタ（４１）
のコード内容がデコーダ（３０）に供給され、コードｌ
がカウンタ（４１）で得られたときデコーダ（３０）か
ら検出信号（第７図Ｅ）が得られ、之がインバータ（３
１）を介してアンド回路（３２）　　（（３２−１）〜
（３２−Ｔ）　）に共通に供給される。そして、このア
ンド回路（３２−１）〜（３２−Ｔ）の出力が夫々加算
器（２９−１）〜（２９−２）に供給される。

アキュムレータ（３３−１）〜（３３−Ｔ）の出力（第
７図Ｊ）は夫々１６ビツトのラッチ回路（３４）（（３
４−１）〜（３４−Ｔ）　）に供給され、出力端子（３
５−１）〜（３５−Ｔ）に出力デジタル信号（第′１図
Ｋ）が得られる。ラッチ回１／Ｊ　（３４−１）〜（３
４−Ｔ）は第１のクロックパルス及びデコーダ（３０）
の出力により制御される。

尚、掛算器（２８）、加算器（２９）、アンド回路（３
２）及びアキュムレータ（３３）にてマトリクス演算回
路（６７）が構成される。

次に第８図を参照して、第４図のアナログ信号混合回路
（４９）の−具体例について説明する。尚、この第８図
のアナログ信号混合回路は公知の回路であるので、第４
図の実施例との関連に於て簡単に説明する。

（７０）　、　　（７１）はフェーダ及びレベル調整器
、（７２）はパンポット（パノラミソクボテンショメー
タ）、（７３）はインバータ、（７４）は合成器であっ
て、夫々凡例に示すような回路構成を採っている。（７
５）　、　　（７６）は入力アナログ信号の入力端子で
あって、夫々Ｋ（＝３２）個のライン信号入力端子（７
５）と、Ｌ（＝８）（ｌｌｄのエコーリターン信号（第
２図のデジタル残響付加装置（２２）に対応して設けら
れたアナログ残響付加装置（図示せず）よりの出力信号
である）入力端子（７６）から成っている。　　（７７
）〜（８１）は出力アナログ信号の出力端子であって、
Ｍ　（＝２４）　（ｆｌｉｔのマルチチャンネル信号出
力端子、Ｎ（＝４）（Ｉ＆ｌの４チャンネル信号出力端
子、Ｑ（＝４）個のエコーセンド信号（上述のアナログ
残響付加装置への入力信号となる）出力端子、Ｒ（＝４
）（ｌｌｄのキューセンド信号出力端子及びＰ（−２）
個のソロ信号出力端子から成っている。尚、キューセン
ドはへッドフォンへの信号の送出、ソロは例えばアナラ
ンサの声の信号を夫々意味する。（８２）はに個の入力
端子（７５）に夫々接続されたに個の入力回路、（８３
）はＬ　（ｌｌｉｌの入力端子（７６）に夫々接続され
た１５個の入力回路、（８４）はＭ個の出力回路である
。Ｓ！Ａ１〜Ｓ−１〕ば切換スイッチである。ＳＷｓは
位相反転切換スイッチ、ＳＷｌ、　ＳＷｌは前後切換ス
イッチ、Ｓ’Ａ＜はチャンネル奇偶及びチャンネルミュ
ーティングスイッチ、Ｓ隅はバス選択スイッチ、ＳＷｓ
はソロ選択スイッチ、ＳＷ７は４チャンネル選択スイッ
チ、ＳＷｅはソロ選択スイッチ、ＳＷｓは前後切換スイ
ッチ、ＳＷ＋θは位相反転切換スイッチ、ＳＷｘ＋はチ
ャンネルミューティングスイッチ、ＳＷｕはチャンネル
選択スイッチ、５−１３は１／Ｄ選択スイッチである。

上述せる本発明によれば、操作手段の操作に応じて係数
データを変更し記憶装置の行列要素を書き換えるように
したので、従来のアナログ・ミキシング装置と同様の感
覚で操作でき、混合比を自由に選択することができる。

また、デジタル信号のままで直接ミキシングを行なうよ
うにしたので、冒頭に述べた如き種々の雑音の混入のな
いデジタル信号ミキシング装置を得ることができる。又
、デジタル信号のままで直接ミキシングを行なうにも拘
らず、そのミキシングを入力デジタル信号をマトリクス
演算し°ζ行なうので、構成が簡単となると共に、ミキ
シング状態の可変も容易となる。

【図面の簡単な説明】

第１図は従来のデジタル信号ミキシング装置をポすブロ
ック線図、第２図は本発明の一実施例を示すブロック線
図、第３図は特性曲線図、第４図は第２図の一部の具体
構成を示すブロック線図、第５図は波形図、第６図は特
性曲線図、第７図は波形図、第８図は第２図の一部の具
体構成を示すブロック線図である。 （１９）はデジタル信号混合演算回路、（２０）は行列
要素決定回路、（２７）はデジタル記憶装置、（６７）
はマトリクス演算回路である。 同　　松隈秀盛 第１図 第２図 ’　　　　１ｇ ３ｏや亡、辷セト　１８ ３ｈ□　　　　１７ ３、　　’　　１５　１６　　　、。 Ｊｂ□　　　　′７ 立−ゝ−［迂こ１Ｊシ＝Ｈヨ旨−Ｏ／７　　　　　　°
９３０、ゴ、；旺− ３ｂ、７１１３　　　　　　ｑ　　− ζ　　　　　　　　　　　　　　　　　ｒ＋第３図 −Ｎ＋−５周シ８と１１【 第５図 Ｅ　　υ−ＩＬ／１２　　　　　　Ｖ　　　　　　ＩＪ
Ｉ２第８図 手続ネｒｔｉ正書 昭和６１年　７月　７日 １、事件の表示 昭和６１年　６月１３日提出の特許ＩＩ　（５）３、補
正をする者 事件との関係　　　特許出願人 ｊＪＩ・− 名称（２１８）ソニー株式会社 代表取締役　大　賀　典　雄 ４、代理人 ６、補正により増加する発明の数 特許請求の範囲 Ｓチャンネルのデジタル入力信号を所望の混合係数で互
いに混合してＴチャンネルのデジタル出力信号を得るよ
うにしたデジタル信号ミキシング装面において、 上記所望の混合係数を決定するための操作手段と、上記
Ｓチャンネルのデジタル入力信号に対応するＳチャンネ
ルのアナログ入力信号が上記操作手段の位置または変化
に応じて上記所望の混合係数で互いに混合されてＴチャ
ンネルのアナログ出力信号が得られるアナログ信号混合
回路と、このアナログ信号混合回路の入出力関係を測定
して上記操作手段の位置または変化に応じた混合係数を
決定してＳ×Ｔの行列要素のデジタル信号として出力す
る行列要素決定回路と、このＳ×Ｔの行列要素のデジタ
ル信号を記憶するデジタル記憶装置と、上記Ｓチャンネ
ルのデジタル入力信号と上記デジタル記憶装置より順次
読出された上記Ｓ×Ｔの行列要素のデジタル信号とをマ
トリクス演算して上記Ｔチャンネルの出力デジタル信号
を得るマトリクス演算回路とを設けたことを特徴とする
デ゛ジタル信号ミキシング装置。

Claims (1)

1. 【特許請求の範囲】 Ｓチャンネルの入力デジタル信号を混合してＴチャンネ
   ルの出力デジタル信号を得るようにしたデジタル信号ミ
   キシング装置に於いて、 上記Ｓチャンネルの入力デジタル信号が入力されるデジ
   タル信号入力端子と、 上記Ｓチャンネルの各入力デジタル信号の上記Ｔチャン
   ネルの各出力デジタル信号に対する所望の混合比を夫々
   決定するための操作手段及び上記混合比に対応すると共
   に上記操作手段の操作に応じて変化する係数データを出
   力する係数データ出力回路を有する行列要素決定回路と
   、 上記係数データをＳ×Ｔの行列要素として記憶し、その
   変化に応じて上記係数データが書き換えられる行列要素
   記憶装置、上記Ｓチャンネルの各入力デジタル信号と上
   記行列要素記憶装置より順次読み出される上記Ｓ×Ｔの
   行列要素の各係数データとを乗算する乗算回路、該乗算
   回路の積出力を記憶するアキュムレータ及び該アキュム
   レータに記憶されたデジタル値と乗算回路よりの積出力
   とを加算する加算回路を有し上記Ｓチャンネルの入力デ
   ジタル信号に対して上記Ｓ×Ｔの行列要素の各係数デー
   タをマトリクス演算するデジタル信号混合演算回路と、 上記アキュムレータに得られた上記Ｔチャンネルの出力
   デジタル信号を出力するデジタル信号出力端子とを設け
   たことを特徴とするデジタル信号ミキシング装置。