JPS62235578A - 集積回路の内部診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＩ！　　　要〕 ＬＳＩ等の集積回路では、内部の素子の動作が完全であ
るかをチェックするには、素子が多いので多くの時間を
有していた０本発明はＬＳＩの内部回路を分割し、分割
したブロック単位で動作チェックを行うものであり、Ｌ
ＳＩ等のチェック時間を短縮することができる。

〔産業上の利用分野〕

本発明は、回路動作のチェック装置に係り、特にＬＳＩ
の動作をチェックする集積回路の内部診断装置に関する
。

〔従　来　技　術〕

ＬＳＩの開発さらには製造においては、製造したＬＳＩ
が目的の動作をしているのかをチェックする故障診断が
行われている。一般的に、この故障診断は、完成したＬ
ＳＩに対して端子よりテストパターンを加え、その結果
出力端子より得られる出力が目的の値（期待値）となっ
ているかを比べることによってなされる。この故障診断
におけるテストパターンは、単に目的の動作となること
をチェックする以外に、ＬＳＩ等の内部の故障箇所がど
こで発生しているかを推定できるようになされたパター
ンである。

一方、現在のＬＳＩは高密度化されているので、前述し
たようなテストパターンでは、ＬＳＩ内の故障箇所を狭
い領域に限定することが困難となってきた。このため、
故障と診断したＬＳＩの内部の各点の電圧波形を電子ビ
ームテスタやレーザプローバを用いて測定する方式（直
接診断）が多く用いられている。

前述した電子ビームテスタやレーザプローバを用いた直
接診断方式は、テストパターンに対して故障が検出され
た外部端子から内部の論理回路に沿って、すなわち信号
の進む方向と逆方向に順次検査している。

〔発明が解決しようとした問題点〕

前述した検査は自動化されておらずＬＳＩや超ＬＳＩ　
　（ＶＬＳＩ）の設計者等が論理回路をたどりながら診
断を行っている。

この為、ＬＳＩにおいては、特にＶＬＳ　Ｉにおいては
測定回数が多くなり、１個のＩＣを診断するのに多大な
る時間を有するという問題があった。

本発明は上記従来の欠点に鑑み、電子ビームテスタやレ
ーザプローバなどによりＬＳＩ内部の直接診断において
、効率よく内部状態を測定し、故障診断に要する時間を
低減した集積回路の内部診断装置を提供することを目的
とした。

〔問題点を解決するための手段〕

本発明の集積回路の内部診断装置は、ＬＳＩの内部回路
を論理回路の組合せ回路単位でブロックに分割する分割
手段と、該分割手段によって分割されたブロックが正常
動作しているか否かを判別する：ｔ’ｌｌ別手段とを有
する。

〔作　　　用〕

論理ＬＳＩの内部回路を前記分割手段で論理回路の組合
せ回路単位でブロックに分割し、分割したブヨツク単位
で正常動作しているか否かを前記判別手段で判別する。

そして、ブロックが正常動作していないと判別した時に
は、前記判別手段は分割したブロックの出力端より順次
入力側に対して前記ブロック内の素子をチェックし、不
良素子を検出する。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例の回路構成図である。

図示しないコンピュータ装置に補助記憶装置１〜４は接
続されており、このコンピュータ装置の制御によって各
種のデータの書込みならびに読出しがなされる。

補助記憶装置１は被試験ＬＳＩの各配線（ネット）の位
置データを記憶しており、前述したようにコンピュータ
で読出された位置データはステージ制御装置５に加わる
。この位置データ秤よって、ステージ制御袋ｆａ５は電
子ビームテスタ（ＥＩ３テスタ）６内、に設けられたス
テージ（図示せず）を移動する。

ステージ上には被試験ＬＳＩ７が設けられており、この
移動によって目的の位置にＬＳＩが配置される。この目
的の移動は後述するＥＢテスタ６によって電圧波形値を
測定するために電子ビームをＬＳＩに照射できる位置に
するために行うのである。

本発明の実施例においては、まず従来の方式によってス
テージ上に設けられたＬＳＩが正常動作するか否かの試
験を行う。第５図は５個の外部入力端子に加える信号の
テストパターン図である。

このようなパターンの信号によって試験がなされる。こ
の試験のパターンすなわちテストパターンデータを記憶
しているのが補助記憶装置４であり、テストパターンデ
ータは前述したように図示しないコンピュータ装置によ
って選出されてテストパターン発生器８に加わる。テス
トパターン発生器８は補助記憶装置４より読出されて加
わったテストパターンデータによって被試験ＬＳＩ７を
駆動する。尚、この時にはＥＢテスタ６は動作していな
い。そして、被試験ＬＳｆ７にデータが加わることによ
って、被試験ＬＳＩ７は動作し、その結果を比較器９に
出力する。

一方、補助記憶袋ＦＬ３に記憶されている期待値データ
は前述と同様にコンピュータ装置より読出されて、比較
器９に加わる。

比較器９は被試験ＬＳＩ７の動作によって加わる出力と
、その動作が正常である時の値すなわち期待値データと
を比較する回路である。この比較回路９によって被試験
ＬＳＩが正常に動作しているか否かが判別される。

この判別において、正常と判別した時には被試験ＬＳＩ
７の試験は終了する。一方、異常であると判別した時に
は、発生した故障箇所の検出動作に入る。例えば第５図
に示すようにパターンＮ′で異常を検出したときには、
その後のパターンＮ′〜Ｎを用いた判別を行った後、故
障箇所の検出動作に入る。

尚、この検出動作即ちＬＳＩ内部診断動作の制御は、比
較器９の出力がコンピュータ装置に加わった（図示せず
）後に開始される。

第２図は本発明の実施例における内部診断処理の動作フ
ローチャートである。まず、この処理を実行すると、組
合せ回路ブロック分割器１０が動作し、被試験ＬＳＩの
回路を表す論理回路データを図示しないコンピュータ装
置を介して補助記憶装置２より読出して、そのデータよ
り試験しているＬＳＩの回路が順序回路であるか否かを
判別Ｓ１する。この判別Ｓ＋において順序回路であると
判別した時には、次には読出した論理回路データをもと
に、例えば可能な限り大きな組合せ回路のブロックに分
割する処理Ｓ２を実行する。

尚、順序回路でない（ＮＯ）すなわちすべてが組合せ回
路である時には、その回路即ち組合せ回路を１個の論理
ブロックとして後述するブロック内の故障診断を行う。

第３図は被試験ＬＳＩの論理回路の一例の図である。外
部入力端子Ｐ＋はナントゲートＨの一方の入力とアンド
ゲート１の一方の入力に接続されている。また外部入力
端子Ｐ２．Ｐ３はアントゲ−）Ａ、Ｂの一方の入力に、
外部入力端子Ｐ４はナンドゲー）Ｄ、Ｈの一方の入力に
、外部入力端子Ｐｓはナントゲートにの一方の入力とア
ンドゲートＪの一方の入力に接続されている。そして、
アントゲ−１−Ａ、［３の出力はオアゲートＣに接続さ
れ、オアゲートＣの出力はナントゲートＤの他方の入力
と、インバータＩＮＶを介してナンドゲー）Ｈの他方の
入力に接続している。ナントゲートＤ、Ｈの出力はそれ
ぞれナンドゲー）Ｆ、Ｇの一方の入力に加わっている。

ナントゲートＦの出力はアンドゲートＡ、Ｉとナントゲ
ートＧの他方の入力に加わる。また、ナントゲートＧの
出力はアンドゲートＪ、Ｉ３とナントゲートＦの他方の
入力に接続している。アンドゲートＩ、　　Ｊの出力は
オアゲートしに加わっている。そしてオアゲートＬの出
力、ナンドゲー）１１．にの出力はそれぞれ外部出力端
子０１〜０３に接続している。

例えばこのような被試験ＬＳＩの回路において、前述し
た組合せ回路のブロックに分割する処理Ｓ２を実行する
と、第４図（８）に示すようなブロックＢＬＩ−ＢＬ４
に分割される。部ち、ブロックＢＬ＋はアンドゲートＡ
、Ｂ、Ｆ、Ｇ、ナントゲートＤ、Ｅ、オアゲートＣ１イ
ンバータＩＮＶより成り（第４図（ｂ））、また、ブロ
ックＢＬ３はアンドゲートＩ、Ｊとオアゲートしより成
る（第４図（Ｃ））。そして、ブロック図ＢＬ　２．Ｂ
Ｌ　ｔは図示しないがそれぞれナントゲートＨ，により
成る。

そして、ブロックＢＬ＋には外部入力端子Ｐ２゜Ｐ３．
Ｐａが接続し、ブロックＢＬ＋の出力即ちナンドゲー）
Ｆ、Ｇの出力がブロックＢＬ＋の入力即ちアンドゲート
Ａ、ＢとナントゲートＧ、　　Ｆの入力に接続される。

また、ブロックＢＬ＋の出力はブロックＢＬ３の入力に
加わる。更に、外部入力端子ＰＩ、Ｐ５はそれぞれブロ
ックＢＬ２とブロックＢＬ３、ブロックｌ３Ｌ３とブロ
ックＢＬａに接続され、ブロックＢＬ２〜ＢＬａの出力
が外部出力端子に接続される。

前述したようなブロックＩ３Ｌ＋〜ＢＬａへの分割と接
続関係が第２図におけるブロックに分割する処理Ｓ２に
よって得られる。そして、次には故障端子に関するブロ
ック即ち期待値と異なるデータを出力したプロ・７りと
そのブロックにデータを出力するブロック等のようなブ
ロックを求める処理（故障端子に関連するブロックをリ
ストアツブ）Ｓ３を行う。この処理によって、故障端子
に関係しないブロックは正常であると判別される。次に
はリストアツブされたブロック内の入出力ネット即ちブ
ロック単位での入出力の関係を調べる処理Ｓ４を実行す
る。この処理Ｓ４はブロック単位で行われるものである
。

第１図において、組合せ回路分割器からはステージ制御
装置５に位置データがまた比較器９にはブロックの期待
値データが加わるように構成されている。ステージ制御
装置５に加わる位置データによって被試験ＬＳＩが目的
の位置に移動し、ＥＢテスタ６内の図示しないビーム発
射装置より発射した電子ビームが被試験ＬＳＩ７に照射
される。

そしてその照射した点の電圧に関係した二次電子が放射
されて電子ビームテスタ６内のエネルギー分析器によっ
て分析され、図示しないがＡ／Ｄコンバータでディジタ
ルデータに変換され、比較器９に出力する。電子ビーム
テスタ６より比較器９に出力される被試験ＬＳＩの目的
の位置データはディジタルデータとして出力されるので
、比較器９は組合せ回路ブロック分割器１０より加わる
ブロックの単位での期待値と比較し、各ブロックの入出
力状態が正常であるかを試験する。

そして、試験したブロックが正常に動作していたか否か
の判別処理Ｓ５を行う。正常である時（Ｙ）には、再度
次のブロックの試験を行う。正常でなかった時には故障
を検出してブロックの出力端子とテストパターンの番号
を調べる処理（Ｓ６）を行う。前述したブロックの入出
力ネットの試験Ｓ４は単に試験しているブロックが正常
であるか否かをチェックするものであり、この処理Ｓ６
によって故障したブロックがどのパターンで不良動作し
ているかが明確にされる。どのパターンでブロックのど
の出力端子が異常であるかが処理Ｓ６で明確となったの
で、次にはブロック内の故障診断処理Ｓ７を行う。この
故障診断処理Ｓ７は、故障しているブロックを異常が発
生したパターンで動作させるとともに２、電子ビームテ
スタで順次ブロックの出力端子より信号の後れと逆方向
に各素子の出力状態をチェックする。

たとえば、第３図のナントゲートＤが異常動作している
時には、ナンドゲ−１−Ｆの２個の入力には正常な信号
が加わっているにもかかわらず、その出力が異常である
ので、ただちに故ＥｆＩＩＩ所の位置を求めることがで
きる。よって従来の方式と比べ、ブロックＢＬ３のオア
ゲート上１アントゲ−）１．Ｊ＠順次試験していないの
で、たとえば前述した異常素子Ｆを短時間で検出するこ
とができる。

以上、本発明の実施例においては、できる限り多い素子
数でブロック分けを行っているが、本発明はこれに限ら
ず、電子ビームテスタではその出力端子が測定できない
ような位置にある場合には、たとえばブロックＢＬ３の
出力が測定できない場合には第６図に示すようにその素
子を除いたブロックｌ３Ｌ３−１を１個のブロックとし
、出力が測定できない素子Ｊに加わる入力を全てチェッ
クするようにすることにより、同様の試験を行うことが
できる。

〔発明の効果〕

以上述べたように本発明はＬＳＩ等の内部回路を論理回
路の組み合せ回路単位でブロックに分割し、そのブロッ
ク単位で正常動作しているか否かを判別し、不良の時に
はそのブロック内においてのみ不良素子の検出動作を行
っているので、本発明によれば、電子ビームテスタやレ
ーザプローバなどによるＬＳＩ内部の直接診断において
、効率よく内部状態を測定し、故障診断に要する時間を
低減した論理ＬＳＩの内部診断装置を得ることができる
。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図は本発明
の実施例の動作フローチャート、第３図は被試験Ｌ　Ｓ
、　Ｉの論理回路の一例の構成図・ 第４図（ａｔ、　（ｂ）、　（ｃｌは被試験ＬＳＩの論
理回路をブロック化した構成図、 第５図はテストパターン図、 第６図は第２のブロック化の例の構成図である。 １．２．３．４・・・補助記憶装置、 ８・・・テストパターン発生器、 ９・・・比較器、 １０・・・組合せ回路のブロック分割器。 特許出願人　　　富士通株式会社 第２図 アストバ７−ン　図 第５図 第６図

Claims (2)

【特許請求の範囲】
1. （１）ＬＳＩの内部回路を論理回路の組合せ回路単位で
   ブロックに分割する分割手段（２、１０）と、該分割手
   段によって分割されたブロックが正常動作しているか否
   かを判別する判別手段（９）とを有することを特徴とし
   た集積回路の内部診断装置。
2. （２）前記判別手段（９）が前記ブロックが正常動作し
   ていないことを判別した時には、前記判別手段は前記ブ
   ロックの出力端より順次入力側に対して前記ブロック内
   の素子をチェックし、不良素子を検出することを特徴と
   した特許請求の範囲第１項記載の集積回路の内部診断装
   置。