JPS62235578A - Internal diagnosing apparatus for integrated circuit - Google Patents
Internal diagnosing apparatus for integrated circuitInfo
- Publication number
- JPS62235578A JPS62235578A JP61078692A JP7869286A JPS62235578A JP S62235578 A JPS62235578 A JP S62235578A JP 61078692 A JP61078692 A JP 61078692A JP 7869286 A JP7869286 A JP 7869286A JP S62235578 A JPS62235578 A JP S62235578A
- Authority
- JP
- Japan
- Prior art keywords
- block
- lsi
- circuit
- internal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010894 electron beam technology Methods 0.000 abstract description 11
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000005856 abnormality Effects 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract description 2
- 238000013024 troubleshooting Methods 0.000 abstract 1
- 238000012360 testing method Methods 0.000 description 38
- 238000000034 method Methods 0.000 description 16
- 238000003745 diagnosis Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000003860 storage Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
（ＩＩ！ 要〕
ＬＳＩ等の集積回路では、内部の素子の動作が完全であ
るかをチェックするには、素子が多いので多くの時間を
有していた０本発明はＬＳＩの内部回路を分割し、分割
したブロック単位で動作チェックを行うものであり、Ｌ
ＳＩ等のチェック時間を短縮することができる。[Detailed Description of the Invention] (II! Essentials) In integrated circuits such as LSIs, it takes a lot of time to check whether the internal elements are working perfectly because there are many elements. is a method that divides the internal circuit of an LSI and checks the operation of each divided block.
The time required to check SI etc. can be shortened.
本発明は、回路動作のチェック装置に係り、特にＬＳＩ
の動作をチェックする集積回路の内部診断装置に関する
。The present invention relates to a circuit operation checking device, and particularly to an LSI
The present invention relates to an internal diagnostic device for an integrated circuit that checks the operation of an integrated circuit.
ＬＳＩの開発さらには製造においては、製造したＬＳＩ
が目的の動作をしているのかをチェックする故障診断が
行われている。一般的に、この故障診断は、完成したＬ
ＳＩに対して端子よりテストパターンを加え、その結果
出力端子より得られる出力が目的の値（期待値）となっ
ているかを比べることによってなされる。この故障診断
におけるテストパターンは、単に目的の動作となること
をチェックする以外に、ＬＳＩ等の内部の故障箇所がど
こで発生しているかを推定できるようになされたパター
ンである。In the development and manufacturing of LSI, the manufactured LSI
Fault diagnosis is performed to check whether the system is operating as intended. Generally, this fault diagnosis is performed on the completed L
This is done by adding a test pattern to the SI from the terminal and comparing whether the resulting output obtained from the output terminal is the desired value (expected value). The test pattern used in this fault diagnosis is a pattern designed to not only simply check that the intended operation is performed, but also to estimate where a fault has occurred inside an LSI or the like.
一方、現在のＬＳＩは高密度化されているので、前述し
たようなテストパターンでは、ＬＳＩ内の故障箇所を狭
い領域に限定することが困難となってきた。このため、
故障と診断したＬＳＩの内部の各点の電圧波形を電子ビ
ームテスタやレーザプローバを用いて測定する方式（直
接診断）が多く用いられている。On the other hand, since current LSIs have become highly dense, it has become difficult to limit the failure location within the LSI to a narrow area using the test pattern described above. For this reason,
A method (direct diagnosis) in which the voltage waveform at each point inside an LSI diagnosed as a failure is measured using an electron beam tester or a laser prober is often used.
前述した電子ビームテスタやレーザプローバを用いた直
接診断方式は、テストパターンに対して故障が検出され
た外部端子から内部の論理回路に沿って、すなわち信号
の進む方向と逆方向に順次検査している。The above-mentioned direct diagnosis method using an electron beam tester or laser prober sequentially tests the test pattern from the external terminal where a failure has been detected along the internal logic circuit, that is, in the opposite direction to the direction in which the signal travels. There is.
前述した検査は自動化されておらずＬＳＩや超ＬＳＩ
（ＶＬＳＩ）の設計者等が論理回路をたどりながら診
断を行っている。The above-mentioned inspection is not automated and is performed using LSI or VLSI.
(VLSI) designers perform diagnosis while tracing logic circuits.
この為、ＬＳＩにおいては、特にＶＬＳ Ｉにおいては
測定回数が多くなり、１個のＩＣを診断するのに多大な
る時間を有するという問題があった。For this reason, in LSIs, especially VLSIs, there is a problem in that the number of measurements is large and it takes a long time to diagnose one IC.
本発明は上記従来の欠点に鑑み、電子ビームテスタやレ
ーザプローバなどによりＬＳＩ内部の直接診断において
、効率よく内部状態を測定し、故障診断に要する時間を
低減した集積回路の内部診断装置を提供することを目的
とした。In view of the above-mentioned conventional drawbacks, the present invention provides an internal diagnostic device for integrated circuits that efficiently measures the internal state and reduces the time required for fault diagnosis in direct diagnosis of the inside of LSI using an electron beam tester, laser prober, etc. The purpose was to
本発明の集積回路の内部診断装置は、ＬＳＩの内部回路
を論理回路の組合せ回路単位でブロックに分割する分割
手段と、該分割手段によって分割されたブロックが正常
動作しているか否かを判別する：ｔ’ｌｌ別手段とを有
する。The internal diagnostic device for an integrated circuit of the present invention includes dividing means for dividing an internal circuit of an LSI into blocks in units of combinational circuits of logic circuits, and determining whether or not the blocks divided by the dividing means are operating normally. :t'll has separate means.
論理ＬＳＩの内部回路を前記分割手段で論理回路の組合
せ回路単位でブロックに分割し、分割したブヨツク単位
で正常動作しているか否かを前記判別手段で判別する。The internal circuit of the logic LSI is divided into blocks by the dividing means in units of combinational circuits of logic circuits, and the determining means determines whether or not each divided block is operating normally.
そして、ブロックが正常動作していないと判別した時に
は、前記判別手段は分割したブロックの出力端より順次
入力側に対して前記ブロック内の素子をチェックし、不
良素子を検出する。When it is determined that the block is not operating normally, the discriminating means checks the elements in the block sequentially from the output end of the divided block to the input side, and detects a defective element.
以下、図面を用いて本発明の詳細な説明する。 Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明の実施例の回路構成図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
図示しないコンピュータ装置に補助記憶装置１〜４は接
続されており、このコンピュータ装置の制御によって各
種のデータの書込みならびに読出しがなされる。The auxiliary storage devices 1 to 4 are connected to a computer device (not shown), and various data are written and read under the control of this computer device.
補助記憶装置１は被試験ＬＳＩの各配線（ネット）の位
置データを記憶しており、前述したようにコンピュータ
で読出された位置データはステージ制御装置５に加わる
。この位置データ秤よって、ステージ制御袋ｆａ５は電
子ビームテスタ（ＥＩ３テスタ）６内、に設けられたス
テージ（図示せず）を移動する。The auxiliary storage device 1 stores position data of each wiring (net) of the LSI under test, and as described above, the position data read by the computer is applied to the stage control device 5. Using this position data scale, the stage control bag fa5 moves a stage (not shown) provided in the electron beam tester (EI3 tester) 6.
ステージ上には被試験ＬＳＩ７が設けられており、この
移動によって目的の位置にＬＳＩが配置される。この目
的の移動は後述するＥＢテスタ６によって電圧波形値を
測定するために電子ビームをＬＳＩに照射できる位置に
するために行うのである。The LSI under test 7 is provided on the stage, and this movement places the LSI at a target position. This purpose of movement is performed to bring the LSI to a position where the electron beam can be irradiated to measure the voltage waveform value by the EB tester 6, which will be described later.
本発明の実施例においては、まず従来の方式によってス
テージ上に設けられたＬＳＩが正常動作するか否かの試
験を行う。第５図は５個の外部入力端子に加える信号の
テストパターン図である。In the embodiment of the present invention, first, a conventional method is used to test whether the LSI installed on the stage operates normally. FIG. 5 is a test pattern diagram of signals applied to five external input terminals.
このようなパターンの信号によって試験がなされる。こ
の試験のパターンすなわちテストパターンデータを記憶
しているのが補助記憶装置４であり、テストパターンデ
ータは前述したように図示しないコンピュータ装置によ
って選出されてテストパターン発生器８に加わる。テス
トパターン発生器８は補助記憶装置４より読出されて加
わったテストパターンデータによって被試験ＬＳＩ７を
駆動する。尚、この時にはＥＢテスタ６は動作していな
い。そして、被試験ＬＳｆ７にデータが加わることによ
って、被試験ＬＳＩ７は動作し、その結果を比較器９に
出力する。Tests are performed using such patterned signals. The auxiliary storage device 4 stores this test pattern, that is, test pattern data, and the test pattern data is selected by a computer device (not shown) and applied to the test pattern generator 8, as described above. The test pattern generator 8 drives the LSI under test 7 using test pattern data read from the auxiliary storage device 4 and added thereto. Note that the EB tester 6 is not operating at this time. Then, by adding the data to the LSI under test 7, the LSI under test 7 operates and outputs the result to the comparator 9.
一方、補助記憶袋ＦＬ３に記憶されている期待値データ
は前述と同様にコンピュータ装置より読出されて、比較
器９に加わる。On the other hand, the expected value data stored in the auxiliary memory bag FL3 is read out from the computer device and applied to the comparator 9 in the same manner as described above.
比較器９は被試験ＬＳＩ７の動作によって加わる出力と
、その動作が正常である時の値すなわち期待値データと
を比較する回路である。この比較回路９によって被試験
ＬＳＩが正常に動作しているか否かが判別される。The comparator 9 is a circuit that compares the output applied by the operation of the LSI 7 under test with the value when the operation is normal, that is, the expected value data. This comparison circuit 9 determines whether the LSI under test is operating normally.
この判別において、正常と判別した時には被試験ＬＳＩ
７の試験は終了する。一方、異常であると判別した時に
は、発生した故障箇所の検出動作に入る。例えば第５図
に示すようにパターンＮ′で異常を検出したときには、
その後のパターンＮ′〜Ｎを用いた判別を行った後、故
障箇所の検出動作に入る。In this determination, if it is determined to be normal, the LSI under test
Test number 7 is over. On the other hand, when it is determined that there is an abnormality, an operation is started to detect the location of the fault that has occurred. For example, when an abnormality is detected in pattern N' as shown in FIG.
After the determination is made using the subsequent patterns N' to N, a fault location detection operation is started.
尚、この検出動作即ちＬＳＩ内部診断動作の制御は、比
較器９の出力がコンピュータ装置に加わった（図示せず
）後に開始される。Note that this detection operation, that is, control of the LSI internal diagnostic operation, is started after the output of the comparator 9 is applied to the computer device (not shown).
第２図は本発明の実施例における内部診断処理の動作フ
ローチャートである。まず、この処理を実行すると、組
合せ回路ブロック分割器１０が動作し、被試験ＬＳＩの
回路を表す論理回路データを図示しないコンピュータ装
置を介して補助記憶装置２より読出して、そのデータよ
り試験しているＬＳＩの回路が順序回路であるか否かを
判別Ｓ１する。この判別Ｓ＋において順序回路であると
判別した時には、次には読出した論理回路データをもと
に、例えば可能な限り大きな組合せ回路のブロックに分
割する処理Ｓ２を実行する。FIG. 2 is an operational flowchart of internal diagnostic processing in the embodiment of the present invention. First, when this process is executed, the combinational circuit block divider 10 operates, reads logic circuit data representing the circuit of the LSI under test from the auxiliary storage device 2 via a computer device (not shown), and performs a test based on the data. It is determined whether or not the current LSI circuit is a sequential circuit (S1). When it is determined in this determination S+ that the circuit is a sequential circuit, next, based on the read logic circuit data, a process S2 of dividing into blocks of combinational circuits as large as possible is performed, for example.
尚、順序回路でない（ＮＯ）すなわちすべてが組合せ回
路である時には、その回路即ち組合せ回路を１個の論理
ブロックとして後述するブロック内の故障診断を行う。Incidentally, when the circuits are not sequential circuits (NO), that is, when all the circuits are combinational circuits, the circuit, that is, the combinational circuits, is treated as one logic block and fault diagnosis within the block, which will be described later, is performed.
第３図は被試験ＬＳＩの論理回路の一例の図である。外
部入力端子Ｐ＋はナントゲートＨの一方の入力とアンド
ゲート１の一方の入力に接続されている。また外部入力
端子Ｐ２．Ｐ３はアントゲ−）Ａ、Ｂの一方の入力に、
外部入力端子Ｐ４はナンドゲー）Ｄ、Ｈの一方の入力に
、外部入力端子Ｐｓはナントゲートにの一方の入力とア
ンドゲートＪの一方の入力に接続されている。そして、
アントゲ−１−Ａ、［３の出力はオアゲートＣに接続さ
れ、オアゲートＣの出力はナントゲートＤの他方の入力
と、インバータＩＮＶを介してナンドゲー）Ｈの他方の
入力に接続している。ナントゲートＤ、Ｈの出力はそれ
ぞれナンドゲー）Ｆ、Ｇの一方の入力に加わっている。FIG. 3 is a diagram of an example of a logic circuit of an LSI under test. External input terminal P+ is connected to one input of Nandt gate H and one input of AND gate 1. Also, external input terminal P2. P3 is an anime game) input to one of A and B,
The external input terminal P4 is connected to one input of the NAND gate (D and H), and the external input terminal Ps is connected to one input of the NAND gate and one input of the AND gate J. and,
The outputs of the NAND games 1-A and 3 are connected to an OR gate C, and the output of the OR gate C is connected to the other input of the NAND gate D and the other input of the NAND game H via an inverter INV. The outputs of Nand's gates D and H are applied to one input of Nand's gates F and G, respectively.
ナントゲートＦの出力はアンドゲートＡ、Ｉとナントゲ
ートＧの他方の入力に加わる。また、ナントゲートＧの
出力はアンドゲートＪ、Ｉ３とナントゲートＦの他方の
入力に接続している。アンドゲートＩ、 Ｊの出力は
オアゲートしに加わっている。そしてオアゲートＬの出
力、ナンドゲー）１１．にの出力はそれぞれ外部出力端
子０１〜０３に接続している。The output of Nandt gate F is applied to the other inputs of AND gates A and I and Nandt gate G. Further, the output of the Nant gate G is connected to the other inputs of the AND gates J and I3 and the Nant gate F. The outputs of AND gates I and J are added to the OR gate. And output of OR gate L, Nando game)11. The outputs of are connected to external output terminals 01 to 03, respectively.
例えばこのような被試験ＬＳＩの回路において、前述し
た組合せ回路のブロックに分割する処理Ｓ２を実行する
と、第４図（８）に示すようなブロックＢＬＩ−ＢＬ４
に分割される。部ち、ブロックＢＬ＋はアンドゲートＡ
、Ｂ、Ｆ、Ｇ、ナントゲートＤ、Ｅ、オアゲートＣ１イ
ンバータＩＮＶより成り（第４図（ｂ））、また、ブロ
ックＢＬ３はアンドゲートＩ、Ｊとオアゲートしより成
る（第４図（Ｃ））。そして、ブロック図ＢＬ ２．Ｂ
Ｌ ｔは図示しないがそれぞれナントゲートＨ，により
成る。For example, in such a circuit of an LSI under test, when the process S2 of dividing into blocks of the combinational circuit described above is executed, blocks BLI-BL4 as shown in FIG. 4(8) are executed.
divided into. Part 1, block BL+ is AND gate A
, B, F, G, Nant gates D, E, and an OR gate C1 inverter INV (Fig. 4 (b)), and block BL3 consists of AND gates I, J and an OR gate (Fig. 4 (C)). ). And block diagram BL2. B
Although not shown, L and t each consist of a Nant gate H, respectively.
そして、ブロックＢＬ＋には外部入力端子Ｐ２゜Ｐ３．
Ｐａが接続し、ブロックＢＬ＋の出力即ちナンドゲー）
Ｆ、Ｇの出力がブロックＢＬ＋の入力即ちアンドゲート
Ａ、ＢとナントゲートＧ、 Ｆの入力に接続される。The block BL+ has external input terminals P2, P3.
Pa is connected and the output of block BL+ (i.e. Nando game)
The outputs of F and G are connected to the inputs of block BL+, that is, the inputs of AND gates A and B and Nant gates G and F.
また、ブロックＢＬ＋の出力はブロックＢＬ３の入力に
加わる。更に、外部入力端子ＰＩ、Ｐ５はそれぞれブロ
ックＢＬ２とブロックＢＬ３、ブロックｌ３Ｌ３とブロ
ックＢＬａに接続され、ブロックＢＬ２〜ＢＬａの出力
が外部出力端子に接続される。Further, the output of block BL+ is added to the input of block BL3. Further, the external input terminals PI and P5 are connected to the block BL2, the block BL3, the block l3L3, and the block BLa, respectively, and the outputs of the blocks BL2 to BLa are connected to the external output terminals.
前述したようなブロックＩ３Ｌ＋〜ＢＬａへの分割と接
続関係が第２図におけるブロックに分割する処理Ｓ２に
よって得られる。そして、次には故障端子に関するブロ
ック即ち期待値と異なるデータを出力したプロ・７りと
そのブロックにデータを出力するブロック等のようなブ
ロックを求める処理（故障端子に関連するブロックをリ
ストアツブ）Ｓ３を行う。この処理によって、故障端子
に関係しないブロックは正常であると判別される。次に
はリストアツブされたブロック内の入出力ネット即ちブ
ロック単位での入出力の関係を調べる処理Ｓ４を実行す
る。この処理Ｓ４はブロック単位で行われるものである
。The above-described division into blocks I3L+ to BLa and their connection relationships are obtained by the block division processing S2 in FIG. 2. Then, the next step is the process of finding blocks related to the faulty terminal, such as blocks that output data different from the expected value and blocks that output data to that block (restore blocks related to the faulty terminal) S3 I do. Through this process, blocks that are not related to the faulty terminal are determined to be normal. Next, a process S4 is executed to examine the input/output net in the restored block, that is, the input/output relationship in block units. This process S4 is performed on a block-by-block basis.
第１図において、組合せ回路分割器からはステージ制御
装置５に位置データがまた比較器９にはブロックの期待
値データが加わるように構成されている。ステージ制御
装置５に加わる位置データによって被試験ＬＳＩが目的
の位置に移動し、ＥＢテスタ６内の図示しないビーム発
射装置より発射した電子ビームが被試験ＬＳＩ７に照射
される。In FIG. 1, the configuration is such that position data is sent from the combinational circuit divider to the stage control device 5, and block expected value data is sent to the comparator 9. The LSI under test moves to a target position according to the position data applied to the stage control device 5, and the LSI under test 7 is irradiated with an electron beam emitted from a beam emitting device (not shown) in the EB tester 6.
そしてその照射した点の電圧に関係した二次電子が放射
されて電子ビームテスタ６内のエネルギー分析器によっ
て分析され、図示しないがＡ／Ｄコンバータでディジタ
ルデータに変換され、比較器９に出力する。電子ビーム
テスタ６より比較器９に出力される被試験ＬＳＩの目的
の位置データはディジタルデータとして出力されるので
、比較器９は組合せ回路ブロック分割器１０より加わる
ブロックの単位での期待値と比較し、各ブロックの入出
力状態が正常であるかを試験する。Then, secondary electrons related to the voltage at the irradiated point are emitted, analyzed by an energy analyzer in the electron beam tester 6, converted to digital data by an A/D converter (not shown), and output to a comparator 9. . Since the target position data of the LSI under test output from the electron beam tester 6 to the comparator 9 is output as digital data, the comparator 9 compares it with the expected value in units of blocks added by the combinational circuit block divider 10. and tests whether the input/output status of each block is normal.
そして、試験したブロックが正常に動作していたか否か
の判別処理Ｓ５を行う。正常である時（Ｙ）には、再度
次のブロックの試験を行う。正常でなかった時には故障
を検出してブロックの出力端子とテストパターンの番号
を調べる処理（Ｓ６）を行う。前述したブロックの入出
力ネットの試験Ｓ４は単に試験しているブロックが正常
であるか否かをチェックするものであり、この処理Ｓ６
によって故障したブロックがどのパターンで不良動作し
ているかが明確にされる。どのパターンでブロックのど
の出力端子が異常であるかが処理Ｓ６で明確となったの
で、次にはブロック内の故障診断処理Ｓ７を行う。この
故障診断処理Ｓ７は、故障しているブロックを異常が発
生したパターンで動作させるとともに２、電子ビームテ
スタで順次ブロックの出力端子より信号の後れと逆方向
に各素子の出力状態をチェックする。Then, a determination process S5 is performed to determine whether the tested block was operating normally. When it is normal (Y), test the next block again. If it is not normal, a process is performed to detect a failure and check the output terminal of the block and the test pattern number (S6). The test S4 of the input/output net of the block mentioned above is simply checking whether the block being tested is normal or not, and this process S6
This makes it clear which pattern the failed block is malfunctioning in. Since it has become clear in process S6 which pattern and which output terminal of the block is abnormal, the next step is to perform failure diagnosis process S7 within the block. In this fault diagnosis processing S7, the faulty block is operated in the pattern in which the abnormality occurred, and the output state of each element is checked in the reverse direction of the signal delay from the output terminal of the block sequentially using an electron beam tester. .
たとえば、第３図のナントゲートＤが異常動作している
時には、ナンドゲ−１−Ｆの２個の入力には正常な信号
が加わっているにもかかわらず、その出力が異常である
ので、ただちに故ＥｆＩＩＩ所の位置を求めることがで
きる。よって従来の方式と比べ、ブロックＢＬ３のオア
ゲート上１アントゲ−）１．Ｊ＠順次試験していないの
で、たとえば前述した異常素子Ｆを短時間で検出するこ
とができる。For example, when Nandgate D in Figure 3 is operating abnormally, the output is abnormal even though normal signals are applied to the two inputs of Nandgate 1-F. The location of the late EfIII can be determined. Therefore, compared to the conventional method, 1 ant game on the or gate of block BL3) 1. Since J@ is not sequentially tested, for example, the above-mentioned abnormal element F can be detected in a short time.
以上、本発明の実施例においては、できる限り多い素子
数でブロック分けを行っているが、本発明はこれに限ら
ず、電子ビームテスタではその出力端子が測定できない
ような位置にある場合には、たとえばブロックＢＬ３の
出力が測定できない場合には第６図に示すようにその素
子を除いたブロックｌ３Ｌ３−１を１個のブロックとし
、出力が測定できない素子Ｊに加わる入力を全てチェッ
クするようにすることにより、同様の試験を行うことが
できる。As described above, in the embodiments of the present invention, blocks are divided into as many elements as possible, but the present invention is not limited to this. For example, if the output of block BL3 cannot be measured, as shown in FIG. 6, block l3L3-1 excluding that element is treated as one block, and all inputs applied to element J whose output cannot be measured are checked. A similar test can be performed by
以上述べたように本発明はＬＳＩ等の内部回路を論理回
路の組み合せ回路単位でブロックに分割し、そのブロッ
ク単位で正常動作しているか否かを判別し、不良の時に
はそのブロック内においてのみ不良素子の検出動作を行
っているので、本発明によれば、電子ビームテスタやレ
ーザプローバなどによるＬＳＩ内部の直接診断において
、効率よく内部状態を測定し、故障診断に要する時間を
低減した論理ＬＳＩの内部診断装置を得ることができる
。As described above, the present invention divides the internal circuit of an LSI etc. into blocks based on combinations of logic circuits, determines whether or not each block is operating normally, and when a failure occurs, the failure occurs only within that block. According to the present invention, the internal state of a logic LSI can be efficiently measured and the time required for failure diagnosis can be reduced in direct diagnosis of the inside of the LSI using an electron beam tester or laser prober. Internal diagnostic equipment can be obtained.
第１図は本発明の実施例の回路構成図、第２図は本発明
の実施例の動作フローチャート、第３図は被試験Ｌ Ｓ
、 Ｉの論理回路の一例の構成図・
第４図（ａｔ、 （ｂ）、 （ｃｌは被試験ＬＳＩの論
理回路をブロック化した構成図、
第５図はテストパターン図、
第６図は第２のブロック化の例の構成図である。
１．２．３．４・・・補助記憶装置、
８・・・テストパターン発生器、
９・・・比較器、
１０・・・組合せ回路のブロック分割器。
特許出願人 富士通株式会社
第２図
アストバ７−ン 図
第５図
第６図FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, FIG. 2 is an operation flowchart of an embodiment of the present invention, and FIG. 3 is a circuit configuration diagram of an embodiment of the present invention.
, Figure 4 (at, (b), (cl) is a block diagram of the logic circuit of the LSI under test, Figure 5 is a test pattern diagram, Figure 6 is a diagram of an example of the logic circuit of I. 1.2.3.4... Auxiliary storage device, 8... Test pattern generator, 9... Comparator, 10... Combinational circuit block. Divider. Patent applicant Fujitsu Ltd. Figure 2 Astoban Figure 5 Figure 6
Claims (2)
ブロックに分割する分割手段（２、１０）と、該分割手
段によって分割されたブロックが正常動作しているか否
かを判別する判別手段（９）とを有することを特徴とし
た集積回路の内部診断装置。(1) A dividing means (2, 10) that divides the internal circuit of an LSI into blocks in units of combinational circuits of logic circuits, and a determining means (2, 10) that determines whether the blocks divided by the dividing means are operating normally. 9) An internal diagnostic device for an integrated circuit, comprising:
ていないことを判別した時には、前記判別手段は前記ブ
ロックの出力端より順次入力側に対して前記ブロック内
の素子をチェックし、不良素子を検出することを特徴と
した特許請求の範囲第１項記載の集積回路の内部診断装
置。(2) When the determining means (9) determines that the block is not operating normally, the determining means checks the elements in the block sequentially from the output end of the block to the input side, and An internal diagnostic device for an integrated circuit according to claim 1, characterized in that the device detects an element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078692A JPS62235578A (en) | 1986-04-05 | 1986-04-05 | Internal diagnosing apparatus for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078692A JPS62235578A (en) | 1986-04-05 | 1986-04-05 | Internal diagnosing apparatus for integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62235578A true JPS62235578A (en) | 1987-10-15 |
Family
ID=13668916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078692A Pending JPS62235578A (en) | 1986-04-05 | 1986-04-05 | Internal diagnosing apparatus for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235578A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01277781A (en) * | 1988-04-30 | 1989-11-08 | Nippon Telegr & Teleph Corp <Ntt> | Testing apparatus for integrated circuit |
-
1986
- 1986-04-05 JP JP61078692A patent/JPS62235578A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01277781A (en) * | 1988-04-30 | 1989-11-08 | Nippon Telegr & Teleph Corp <Ntt> | Testing apparatus for integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4601034A (en) | Method and apparatus for testing very large scale integrated memory circuits | |
| US6971054B2 (en) | Method and system for determining repeatable yield detractors of integrated circuits | |
| JP4031954B2 (en) | Integrated circuit diagnostic device and diagnostic method | |
| JP2680259B2 (en) | Automatic opening detection method | |
| US5898705A (en) | Method for detecting bus shorts in semiconductor devices | |
| US6751765B1 (en) | Method and system for determining repeatable yield detractors of integrated circuits | |
| JPS62235578A (en) | Internal diagnosing apparatus for integrated circuit | |
| US20090210761A1 (en) | AC Scan Diagnostic Method and Apparatus Utilizing Functional Architecture Verification Patterns | |
| JPH0455776A (en) | Trouble shooting device for logic integrated circuit | |
| JP2008527322A (en) | Circuit arrangement and inspection and / or diagnosis method thereof | |
| JP2006349548A (en) | Built-in self-checking circuit | |
| US7395468B2 (en) | Methods for debugging scan testing failures of integrated circuits | |
| JP2000304829A (en) | Semiconductor inspection method | |
| JP3139543B2 (en) | Method of specifying faulty block in CMOS LSI having multiple faults | |
| JPH01156680A (en) | Fault diagnosing method for logic circuit | |
| JP2773148B2 (en) | Circuit design method for testability | |
| JPH01244384A (en) | Fault diagnosis device of logic integrated circuit | |
| JP2000046917A (en) | Failure diagnostic method for logic integrated circuit | |
| Kundu et al. | Diagnosing multiple faulty chains with low pin convolution compressor using compressed production test set | |
| Shimino | An efficient logical fault diagnosis for combinational circuits using stuck-at fault simulation | |
| JPH09197014A (en) | Device and method for diagnosing failure of cmos integrated circuit | |
| JPH0755887A (en) | Failure diagnostic device | |
| JPH0416782A (en) | Method and apparatus for testing lsi | |
| JPH0815388A (en) | Method and apparatus for generating inspection series | |
| JPH06138183A (en) | Method for creating test pattern for diagnosing lsi failure |