JPH0755887A - Failure diagnostic device - Google Patents

Failure diagnostic device

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JPH0755887A
JPH0755887A JP5197324A JP19732493A JPH0755887A JP H0755887 A JPH0755887 A JP H0755887A JP 5197324 A JP5197324 A JP 5197324A JP 19732493 A JP19732493 A JP 19732493A JP H0755887 A JPH0755887 A JP H0755887A
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failure
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pattern
circuit
fault
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Shuji Hamada
周治 濱田
Takashi Aikyo
隆 相京
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Abstract

PURPOSE:To provide a failure diagnostic device which can perform the diagnosis of multiple degeneracy and short-circuiting failure by observing external output with a relatively simple configuration. CONSTITUTION:A test input pattern is supplied from a test input file part 13 to a device to be inspected such as VLSI, a test output pattern obtained from the device to be inspected according to a test input pattern is obtained via a test output file part 14, a test output pattern is compared with a presumed failure pattern obtained according to the input pattern by a failure diagnostic part 15, the difference in the logic value for each presumed failure pattern is detected and an evaluation value is calculated for each presumed failure according to the number of differences, and then the failure of the device to be inspected is diagnosed according to the calculated evaluation value.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は故障診断装置に係り、特
に論理回路の縮退故障及び短絡故障を診断する故障診断
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault diagnostic device, and more particularly to a fault diagnostic device for diagnosing stuck-at faults and short-circuit faults of logic circuits.

【０００２】近年、加工技術の微細化に伴いＶＬＳＩ等
の半導体装置の開発時における設計期間の短絡やコスト
削減が重要となってきている。In recent years, along with the miniaturization of processing technology, it has become important to shorten the design period and reduce costs during the development of semiconductor devices such as VLSI.

【０００３】ＶＬＳＩ等の開発時には回路に複数の故障
が存在している場合が多く、開発時間の短縮にはこれら
の故障を効率的に診断できる装置が必要となる。ＶＬＳ
Ｉ等の故障としては縮退故障の他、短絡故障があり、故
障診断装置は縮退故障及び短絡故障を共に診断できるこ
とが要求されている。When developing a VLSI or the like, there are often a plurality of failures in the circuit, and in order to reduce the development time, an apparatus capable of efficiently diagnosing these failures is required. VLS
Faults such as I include a stuck-at fault and a short-circuit fault, and it is required that the failure diagnosis apparatus be able to diagnose both the stuck-at fault and the short-circuit fault.

【０００４】また、チップの試作回数をできるだけ少な
くするために、一つのチップからより多くの故障を特定
することが必要となる。Further, in order to reduce the number of times of chip trial manufacture as much as possible, it is necessary to identify more failures from one chip.

【０００５】[0005]

【従来の技術】従来のＶＬＳＩの故障診断装置にはＶＬ
ＳＩの外部出力より故障診断を行なうものと、電子ビー
ムでチップ内部の値を直接観測することにより故障診断
を行なうものとがある。2. Description of the Related Art VL is used in a conventional VLSI failure diagnosis device.
There are two types, one is to perform a fault diagnosis from the external output of SI, and the other is to perform a fault diagnosis by directly observing the value inside the chip with an electron beam.

【０００６】外部出力により故障診断を行なうものとし
ては〔Ｈ．Ｙ．Ｃhang, Ｅ．Ｍanning and Ｇ．Ｍetz:
“Ｆault diagnosis of digital systems"，Jahn Ｗil
ey＆Ｓons,Inc(1970).〕に示されるように各故障に対す
る異常出力を予め辞書に登録しておき観測された出力と
照合することにより故障診断を行なう故障辞書法や〔山
田輝彦，中村芳行：“組合せ回路における単一縮退故障
の一診断法”，信学論（D-I)，Ｖol．J74-DI,No.11,pp.
774-780(1991年11月）〕に示されるように、単一縮退故
障に限定して故障診断を行なうものや〔Ｍ．Ａbramovic
i ＆Ｍ．Ａ．Ｂreuer:" Ｆault Ｄiagnosis based on
Ｅffect-ＣauseＡnalysis:an Introduction", Ｐroc.
17thＤＡＣ,pp.69-76(June 1980)〕に示されるように、
バックトラッキングを含むアルゴリズムにより出力の観
測値から故障を推論する結果原因分析法を用いて辞書を
必要とせず多重縮退故障の診断を行なうものがあった。[0006] As a method for diagnosing a failure by an external output, [H. Y. Chang, E .; Manning and G.M. Metz:
"Fault diagnosis of digital systems", Jahn Wil
ey & Sons, Inc (1970).], an abnormal output for each fault is registered in a dictionary in advance, and a fault dictionary method for performing fault diagnosis by comparing with the observed output and [Teruhiko Yamada, Yoshiyuki Nakamura: "A diagnostic method for single stuck-at faults in combinational circuits", Theory of Theory (DI), Vol. J74-DI, No.11, pp.
774-780 (November 1991)], the fault diagnosis is limited to a single stuck-at fault and [M. Abramovic
i & M. A. Breuer: "Fault Diagnosis based on
Effect-Cause Analysis: an Introduction ", Proc.
17th DAC, pp.69-76 (June 1980)],
There is a method of diagnosing multiple stuck-at faults without using a dictionary by using a result cause analysis method that infers faults from observed output values by an algorithm including backtracking.

【０００７】また、電子ビームでチップ内部の値を直接
観測し、故障を診断する方法としては〔Ｔ．Ｔamama an
d Ｎ．Ｋuji:"Integrating an Ｅlectron-Ｂeam Ｓyste
m into ＶＬＳＩ Ｆault Ｄiagnosis",ＩＥＥＥ Ｄ
esign ＆Ｔest,3,4,pp.23-29（Ａugust 1986) 〕，〔樹
下行三，温暁青，Ｓ. Ｍ．Ｒeddy:"可観測な環境でのＮ
ＡＮＤ論理回路の故障診断”, 信学技法Ｖol.88,Ｎo.45
6,ＦＴＳ88-33(1989年２月）〕，〔山口昇，佐藤司，戸
所秀男，萩原吉宗，坂本隆：“電子ビームテスタを用い
たＶＬＳＩの故障探索法の基礎検討”，信学技法Ｖol.8
9,Ｎo.71，ＦＴＳ−12（1989年６月）〕がある。As a method for diagnosing a failure by directly observing the value inside the chip with an electron beam, [T. Tamama an
d N.D. Kuji: "Integrating an Electron-Beam Syste
m into VLSI Fault Diagnosis ", IEEE D
esign & Test, 3,4, pp.23-29 (August 1986)], [Yukizo Shimo, Onsyo Qing, S. M. Reddy: "N in an observable environment
Fault diagnosis of AND logic circuit ", Technical Report Vol.88, No.45
6, FTS88-33 (February 1989)], [Noboru Yamaguchi, Tsukasa Sato, Hideo Todokoro, Yoshimune Hagiwara, Takashi Sakamoto: "Fundamental Study of VLSI Fault Search Method Using Electron Beam Tester", Diagnostic Techniques Vol.8
9, No. 71, FTS-12 (June 1989)].

【０００８】さらに、上記の外部出力により故障を検出
する方法と電子ビームにより故障を診断する方法とを組
み合せることにより多重縮故障を診断できる診断方法と
して、〔山田輝彦，濱田周治，松本竜男，高橋利彦，中
山尊雄：“組合せ回路における多重縮退故障の診断
法”，信学論（Ｄ−Ｉ），Ｖol.J74-D-I, Ｎo.1,pp50-5
7(1991年１月) 〕が提案され、短絡故障の診断が可能で
ある方法としては〔山田輝彦，山崎浩二：“組合せ回路
における単一短絡故障の診断法”信学論（D-I)，Ｖol.J
74-D-I, Ｎo.1,pp.58-64（1991年１月）〕が提案されて
いる。Further, as a diagnostic method capable of diagnosing multiple constriction faults by combining the above-mentioned method of detecting a fault with an external output and the method of diagnosing a fault with an electron beam, [Teruhiko Yamada, Shuji Hamada, Tatsuo Matsumoto, Toshihiko Takahashi, Takao Nakayama: “Diagnostic method for multiple stuck-at faults in combinatorial circuits”, IEICE (DI), Vol.J74-DI, No.1, pp50-5
7 (January 1991)], and as a method capable of diagnosing short-circuit faults [Teruhiko Yamada, Koji Yamazaki: "Diagnostic method for single short-circuit fault in combination circuit", Theory of theology (DI), Vol. .J
74-DI, No. 1, pp. 58-64 (January 1991)] has been proposed.

【０００９】[0009]

【発明が解決しようとする課題】しかるに、従来の回路
内部の値を参照せずに外部出力からのみ故障を診断しよ
うとする故障診断装置のうち、故障辞書法を用いたもの
はＶＬＳＩの回路規模が大きくなると所有する辞書が膨
大なものとなり、現実が困難で、また、単一縮退に限定
し、大規模回路に対しても実用的な手法として提案され
ているものでは単一縮退故障の診断に限定され多重縮退
故障や短絡故障が存在する場合は診断が行なえず、さら
に結果原因分析法ではバックトラッキングを含むアルゴ
リズムを用いるため、計算時間が信号線の数に対して指
数的に増加し実用的でなかった。また、電子ビームによ
り回路内部の値を観測することにより故障を診断しよう
とする装置では多重縮退故障や短絡故障夫々の診断は可
能となるが、縮退故障と短絡故障とが同時に存在する場
合には対応できず、電子ビームを用いるため表層以外の
信号線の観測が極めて困難で装置が大がかりとなりコス
トが高く、さらに一度に観測できる範囲も限られるた
め、全信号線を観測するには膨大な時間がかかり、した
がって、実用的化が困難で、また、外部出力による診断
及び電子ビームによる診断を組み合わせたものでは多重
縮退故障、単一短絡故障夫々についてしか故障診断が行
なえない等の問題点があった。However, among the conventional fault diagnosis devices that use the fault dictionary method to diagnose faults only from the external output without referring to the values inside the circuit, the VLSI circuit scale is used. The size of the dictionary becomes large as the size of the system becomes large, which makes it difficult to realize the reality, and the single stuck-at faults are diagnosed with the one that is proposed as a practical method for large-scale circuits by limiting it to single stuck-at. However, if multiple stuck-at faults or short-circuit faults exist, diagnosis cannot be performed.In addition, since the result cause analysis method uses an algorithm that includes backtracking, the calculation time increases exponentially with the number of signal lines It was not the target. In addition, in a device that attempts to diagnose a failure by observing the value inside the circuit with an electron beam, it is possible to diagnose multiple stuck-at faults and short-circuit faults respectively, but when a stuck-at fault and a short-circuit fault exist at the same time, Since it is not possible to observe it, it is extremely difficult to observe the signal lines other than the surface layer because the electron beam is used, the equipment is large and the cost is high, and the range that can be observed at one time is limited. Therefore, there is a problem that it is difficult to put it into practical use, and that the combination of the diagnosis by the external output and the diagnosis by the electron beam can only perform the failure diagnosis for multiple stuck-at faults and single short-circuit faults. It was

【００１０】本発明は上記の点に鑑みてなされたもの
で、比較的簡単な構成で外部出力の観測により多重縮退
及び短絡故障の診断が行なえる故障診断装置を提供する
ことを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide a fault diagnosis apparatus capable of diagnosing multiple degeneration and short-circuit faults by observing an external output with a relatively simple structure.

【００１１】[0011]

【課題を解決するための手段】図１に本発明の原理構成
図を示す。被診断対象１には入力パターン供給手段２よ
り所定の入力パターンが供給され、供給された入力パタ
ーンに応じた出力パターンが出力される。FIG. 1 is a block diagram showing the principle of the present invention. A predetermined input pattern is supplied from the input pattern supply means 2 to the object to be diagnosed 1 and an output pattern corresponding to the supplied input pattern is output.

【００１２】仮定故障パターン生成手段３は被診断対象
１の結線情報に予め仮定される故障に対して、結線情報
から入力パターンに応じて得られる故障出力パターンを
生成する。The assumed failure pattern generation means 3 generates a failure output pattern obtained from the connection information in accordance with the input pattern for the failure assumed in advance in the connection information of the diagnosis object 1.

【００１３】評価値算出手段４は仮定故障パターン生成
手段３で生成された故障出力パターンと被診断対象１の
出力パターンとの各論理値の相違を検出し、相違数に応
じて各仮定故障毎の評価値を算出する。The evaluation value calculation means 4 detects a difference in each logical value between the failure output pattern generated by the assumed failure pattern generation means 3 and the output pattern of the object to be diagnosed 1, and according to the number of differences, for each assumed failure. The evaluation value of is calculated.

【００１４】故障診断手段５は評価値算出手段４で算出
された評価値に応じて被診断対象１の故障を診断する。The failure diagnosing means 5 diagnoses the failure of the diagnosis object 1 according to the evaluation value calculated by the evaluation value calculating means 4.

【００１５】[0015]

【作用】被診断対象に対して入力パターン供給手段によ
り所定の入力パターンを供給し、入力パターンに応じた
出力パターンを得る。A predetermined input pattern is supplied to the object to be diagnosed by the input pattern supply means, and an output pattern corresponding to the input pattern is obtained.

【００１６】この出力パターンを仮定故障パターン生成
手段で生成された故障出力パターンと比較し、その相違
を検出する。仮定した故障毎に検出した相違数に応じて
各仮定故障毎の評価値を求め、この評価値に応じて故障
を診断する。This output pattern is compared with the fault output pattern generated by the assumed fault pattern generating means, and the difference is detected. An evaluation value for each hypothetical fault is obtained according to the number of differences detected for each hypothesized fault, and the fault is diagnosed according to this evaluation value.

【００１７】このように被診断対象の入出力パターンに
よって故障の診断が行なえるため、診断が容易に行なえ
る。As described above, since the failure can be diagnosed by the input / output pattern of the object to be diagnosed, the diagnosis can be easily performed.

【００１８】[0018]

【実施例】図２に本発明の一実施例の構成図を示す。同
図中、１１は被検査デバイス（ＤＵＴ：Device Under T
est)を示す。被検査デバイス１１は、ＬＳＩ，ＶＬＳＩ
等で、内部に論理回路が形成されており、入力ピンＰＩ
に入力データを供給すると入力データに応じた出力デー
タを出力ピンＰＯより出力する。FIG. 2 shows a block diagram of an embodiment of the present invention. In the figure, 11 is a device under test (DUT).
est). The device under test 11 is an LSI or VLSI.
Etc., a logic circuit is formed inside the input pin PI
When the input data is supplied to, the output data corresponding to the input data is output from the output pin PO.

【００１９】被検査デバイス１１の入力ピンＰＩ及び出
力ピンＰＯはテスタ１２に接続される。テスタ１２には
被検査デバイス１１と接続されると共にテスト入力ファ
イル部１３及び出力パターンファイル１４と接続され
る。テスタ１２はテスト入力ファイル部１３から供給さ
れるテスト入力信号を被検査デバイス１１の入力ピンＰ
Ｉに供給すると共に、被検査デバイス１１の出力ピンＰ
Ｏから出力される外部出力を出力パターンファイル部１
４に供給する。The input pin PI and the output pin PO of the device under test 11 are connected to the tester 12. The tester 12 is connected to the device under test 11 and the test input file unit 13 and the output pattern file 14. The tester 12 receives the test input signal supplied from the test input file section 13 from the input pin P of the device under test 11.
I and the output pin P of the device under test 11
External pattern output from O is output pattern file section 1
Supply to 4.

【００２０】テスト入力ファイル部１３は被検査デバイ
ス１１を検査するためのテスト入力信号を記憶したファ
イルで、故障診断部１５と接続され、故障診断部１５か
らのテスト入力選択制御信号に応じたテスト入力信号を
テスタ１２に供給する。出力パターンファイル部１４は
テスト入力ファイル部１３からテスタ１２を介して供給
されたテスト入力信号に応じて被検査デバイス１１から
テスタ１２を介して出力されたテスト出力信号を記憶す
るファイルで、故障診断部１５に接続され、故障診断部
１５からの出力パターン制御信号に応じて出力パターン
信号を故障診断部１５に供給する。The test input file section 13 is a file in which test input signals for testing the device under test 11 are stored. The test input file section 13 is connected to the failure diagnosing section 15 and tests according to the test input selection control signal from the failure diagnosing section 15. The input signal is supplied to the tester 12. The output pattern file unit 14 is a file that stores a test output signal output from the device under test 11 via the tester 12 in response to a test input signal supplied from the test input file unit 13 via the tester 12, and is used for failure diagnosis. It is connected to the unit 15 and supplies an output pattern signal to the failure diagnosis unit 15 according to an output pattern control signal from the failure diagnosis unit 15.

【００２１】故障診断部１５には上記テスト入力ファイ
ル部１３、出力パターンファイル部１４の他にネットリ
ストファイル部１６、診断結果ファイル部１７、解析結
果ファイル部１８、表示装置１９が接続される。ネット
リストファイル部１６は被検査デバイス１１の結線情報
であるネットリストを保存したファイルで、故障診断部
１５からの要求に応じてネットリストを故障診断部１５
に供給する。In addition to the test input file section 13 and the output pattern file section 14, the failure diagnosis section 15 is connected to a netlist file section 16, a diagnosis result file section 17, an analysis result file section 18, and a display device 19. The netlist file unit 16 is a file in which a netlist which is connection information of the device under test 11 is stored. The netlist is stored in the failure diagnosis unit 15 in response to a request from the failure diagnosis unit 15.
Supply to.

【００２２】診断結果ファイル部１７は故障診断部１５
により診断結果を保存するファイルで、故障の可能性の
高い順に信号線の番号等が保存される。解析結果ファイ
ル部１８は故障解析部２０で得られた解析結果を保存す
るファイルで、故障診断部１５からの要求に応じて保存
された解析結果を故障診断部１５に供給する。The diagnosis result file section 17 is a failure diagnosis section 15
In the file for storing the diagnosis result, the signal line numbers and the like are stored in descending order of possibility of failure. The analysis result file unit 18 is a file that saves the analysis result obtained by the failure analysis unit 20, and supplies the saved analysis result to the failure diagnosis unit 15 in response to a request from the failure diagnosis unit 15.

【００２３】故障解析部２０は電子顕微鏡やＥＢ（電子
ビーム）テスタ等の被検査デバイス１１の回路内部の信
号線を直接に観測できる構成とされており、故障診断部
１５で診断され、診断結果ファイル部１７に故障の可能
性の高い順に保存された信号線のデータに基づいて故障
の可能性の高い順に直接的に故障の有ると思われる信号
線を観測し、その解析結果を解析結果を解析結果ファイ
ル部１８に供給する。故障診断部１５は上記各ファイル
部を制御し、必要とするデータを読み込み、後述する手
順で故障の診断を行ない、表示装置１９等に表示する。The failure analysis unit 20 is constructed so that it can directly observe the signal lines inside the circuit of the device under test 11 such as an electron microscope and an EB (electron beam) tester. Based on the data of the signal lines stored in the file unit 17 in the order of the high possibility of failure, the signal lines which are considered to have the failure are directly observed in the order of the high possibility of the failure, and the analysis result is analyzed. It is supplied to the analysis result file unit 18. The failure diagnosis section 15 controls each of the above-mentioned file sections, reads necessary data, diagnoses a failure by the procedure described later, and displays it on the display device 19 or the like.

【００２４】図３に故障診断部１５の動作説明図を示
す。故障診断部１５ではまず、テスト入力ファイル部１
３を制御して、テスタ１２を介して被検査デバイス１１
の入力ピンＰＩにテスト入力信号を供給する。FIG. 3 is a diagram for explaining the operation of the failure diagnosis section 15. In the failure diagnosis section 15, first, the test input file section 1
3 to control the device under test 11 via the tester 12.
The test input signal is supplied to the input pin PI of.

【００２５】テスト入力信号に応じて被検査デバイス１
１の出力ピンＰＯから出力される出力パターン信号をテ
スタ１２及び出力パターンファイル部１４を介して得る
（ステップＳ１）。次に出力パターン信号よりＶ（Ｅ∈
｛０，１｝）に縮退している出力ピンＰＯを検出し、診
断結果ファイルに縮退故障として出力すると共に以降の
処理対象から除外する（ステップＳ２）。Device under test 1 according to a test input signal
An output pattern signal output from the first output pin PO is obtained via the tester 12 and the output pattern file unit 14 (step S1). Next, V (E ∈
The output pin PO degenerate to {0, 1}) is detected, and it is output to the diagnosis result file as a degeneration fault and excluded from the subsequent processing targets (step S2).

【００２６】次にテスト入力信号に応じて得られるべき
出力パターン信号と実際に得た出力パターン信号とに相
違が生じたテスト入力信号を中心として、次に行なうべ
きテスト入力信号を選択する（ステップＳ３）。Next, the test input signal to be performed next is selected centering on the test input signal in which the output pattern signal to be obtained according to the test input signal and the actually obtained output pattern signal differ. S3).

【００２７】また、ネットリストファイル部１６にファ
イルされたネットリストを用いてテスト入力信号に応じ
て得られるべき出力パターン信号と実際に得られた出力
パターン信号との相違が生じた出力ピンＰＯに基づいて
検査を要する回路を切り出す（ステップＳ４）。Further, using the netlist filed in the netlist file section 16, the output pin PO at which a difference between the output pattern signal to be obtained according to the test input signal and the actually obtained output pattern signal has occurred. Based on this, the circuit that requires inspection is cut out (step S4).

【００２８】図４乃至図６に回路切出し動作を説明する
ための図を示す。図４において、ＰＯ１を誤りを観測し
た外部出力ピンとした場合、まず、外部出力ピンＰＯ１
に影響を及ぼす部分回路を入力ピンＰＩに向って切り出
す。4 to 6 are diagrams for explaining the circuit cutting operation. In FIG. 4, when PO1 is the external output pin that has observed an error, first, the external output pin PO1
The partial circuit that affects is cut out toward the input pin PI.

【００２９】図４に示すような回路においては、図５に
斜線で示す領域の回路が切り出され、これに信号を供給
する外部入力ピンＰＩ１〜ＰＩ３が切り出されることに
なる。In the circuit as shown in FIG. 4, the circuit in the hatched area in FIG. 5 is cut out, and the external input pins PI1 to PI3 for supplying signals thereto are cut out.

【００３０】次に出力ピンＰＯ１に影響を及ぼす入力ピ
ンＰＩ１〜ＰＩ３により影響される回路を出力ピンＰＯ
に向って切り出す。例えば、図６に梨地で示す領域の回
路が切出されることになる。以上のように切出された回
路について故障診断が実行される。この回路切出し動作
はネットリストファイル部１６にファイルされた被検査
デバイス１１のネットリストに応じて実行される。な
お、このとき、切り出された回路外から切出された回路
内のゲートにファンインする信号線の値は不定値Ｘとし
て扱う。Next, a circuit affected by the input pins PI1 to PI3 that affects the output pin PO1 is output pin PO.
Cut out toward. For example, the circuit in the area indicated by satin in FIG. 6 is cut out. The failure diagnosis is executed for the circuit cut out as described above. This circuit cutout operation is executed according to the netlist of the device under test 11 stored in the netlist file section 16. At this time, the value of the signal line fan-in from the outside of the cut-out circuit to the gate in the cut-out circuit is treated as an indeterminate value X.

【００３１】再び図３に戻って故障診断部１５の動作を
説明する。Returning to FIG. 3 again, the operation of the failure diagnosis section 15 will be described.

【００３２】回路切出し後、切り出された回路に対し
て、診断の対象となる故障を仮定する（ステップＳ
５）。このとき、故障は図５で斜線部分に含まれる入出
力ピンＰＩ１〜ＰＩ３，ＰＩ７を除く信号線に対して仮
定される。また、切出した回路に含まれる信号線が故障
解析部２０による解析結果が解析結果信号ファイル部１
８にファイルされている場合にはその中で正常であるこ
とが確認された信号線に関しては故障を仮定しない。After the circuit is cut out, a fault to be diagnosed is assumed for the cut out circuit (step S).
5). At this time, a failure is assumed for the signal lines except the input / output pins PI1 to PI3 and PI7 included in the shaded portion in FIG. In addition, the analysis result of the failure analysis unit 20 for the signal lines included in the cut out circuit is the analysis result signal file unit 1.
In the case of filed in No. 8, no failure is assumed for the signal line confirmed to be normal therein.

【００３３】次に、ステップＳ４で抽出された回路をス
テップＳ３で選択したテスト入力信号により論理シミュ
レーションを行ない、その出力パターン信号を求め、ま
た、ステップＳ５で仮定した仮定故障に対して故障回路
シミュレーションを行ない、仮定故障理論値とテスト出
力信号値との相違を各評価項目毎に集計する（ステップ
Ｓ６）。Next, the circuit extracted in step S4 is subjected to logic simulation by the test input signal selected in step S3 to obtain its output pattern signal, and the fault circuit simulation is performed for the hypothetical fault assumed in step S5. The difference between the theoretical value of the assumed failure and the test output signal value is totaled for each evaluation item (step S6).

【００３４】このとき、予め計算された出力理論値があ
る場合にはシミュレーションは行なわず、その値を用い
る。評価項目としては例えば、パスパターンのうち他の
パターンで誤りを観測したピンとそうでないピン、フェ
イルパターンのうち誤りを観測したピンとそうでないピ
ン等に分類する。なお、解析結果ファイル部１８に解析
結果がファイルされ、その中に故障であることが確認さ
れた信号線が含まれる場合にはネットリストファイル部
１６にファイルされたネットリストを用いて、故障信号
線に対応した等価な回路を挿入し、それを正常回路とみ
なして理論値を求め処理を行なう。At this time, if there is a theoretical output value calculated in advance, the simulation is not performed and that value is used. The evaluation items are classified into, for example, a pin in which an error is observed in another pattern in the pass pattern and a pin in which the error is not observed, and a pin in which an error is observed in the fail pattern and a pin in which the error is not observed. When the analysis result is stored in the analysis result file section 18 and the signal line confirmed to be defective is included therein, the failure signal is detected by using the netlist filed in the netlist file section 16. An equivalent circuit corresponding to the line is inserted, and it is regarded as a normal circuit to obtain a theoretical value and perform processing.

【００３５】次にステップＳ６で各信号線毎にかつ、各
仮定故障毎に集計された理論値とテスト出力信号との相
違に応じた値を各仮定故障に対し評価項目毎に適当な重
みを付加して最終的な評価値を求める。このとき、重み
は、例えば、評価値が大きいときには故障の可能性が高
くなるように設定し、各仮定故障を評価値の大きい順に
ソートする。Next, in step S6, a value corresponding to the difference between the theoretical value and the test output signal collected for each signal line and for each hypothetical fault is given an appropriate weight for each evaluation item for each hypothetical fault. The final evaluation value is obtained by adding. At this time, for example, the weight is set so that the possibility of failure increases when the evaluation value is large, and each hypothetical failure is sorted in descending order of evaluation value.

【００３６】また、重みを評価値が小さいときに故障の
可能性が高くなるように設定した場合には各仮定故障を
評価値の小さい順にソートする（ステップＳ７）。If the weight is set so that the probability of failure increases when the evaluation value is small, each hypothetical failure is sorted in ascending order of evaluation value (step S7).

【００３７】ステップＳ７でソートされた信号線を順に
診断結果ファイル部１７にファイルする（ステップＳ
８）。The signal lines sorted in step S7 are sequentially filed in the diagnostic result file section 17 (step S).
8).

【００３８】次に本実施例の動作を図７乃至図１０と共
に説明する。図７に被試験デバイス１１の具体的な回路
構成図を示す。図７（Ａ）に正常回路を示し、図７
（Ｂ）に示すように信号線Ａが‘１’に縮退故障し、信
号線ＣとＤが短絡故障しているものとする。Next, the operation of this embodiment will be described with reference to FIGS. FIG. 7 shows a specific circuit configuration diagram of the device under test 11. A normal circuit is shown in FIG.
As shown in (B), it is assumed that the signal line A has a stuck-at failure of "1" and the signal lines C and D have a short circuit failure.

【００３９】図８（Ａ）は、テスト入力であり、図８
（Ｂ）は図８（Ａ）のテスト入力を図７（Ａ）に示す正
常回路に印加した場合の外部出力信号線Ｎ，Ｈ，Ｉ，Ｊ
での期待値である。図８（Ｃ）は、図７（Ｂ）に示す被
検査回路に図８（Ａ）のテスト入力を印加した場合に外
部出力信号線Ｎ，Ｈ，Ｉ，Ｊで観測される値である。図
９（Ａ）は、故障を仮定する部分回路及び抽出する部分
回路であり、図９（Ｂ）は、抽出後の回路である。図１
０（Ａ）は、各仮定故障を図９（Ｂ）の回路に挿入した
ときの外部出力信号線Ｈ，Ｉ，Ｊでの値である。図１０
（Ｂ）は、観測値と各仮定故障の理論値との相違であ
り、図１０（Ｃ）は、各仮定故障の評価値であり、図１
０（Ｄ）は、診断結果である。FIG. 8A shows a test input, and FIG.
8B shows external output signal lines N, H, I, and J when the test input of FIG. 8A is applied to the normal circuit shown in FIG. 7A.
It is the expected value in. FIG. 8C shows values observed on the external output signal lines N, H, I, and J when the test input of FIG. 8A is applied to the circuit under test shown in FIG. 7B. 9A is a partial circuit assuming a failure and a partial circuit to be extracted, and FIG. 9B is a circuit after the extraction. Figure 1
0 (A) is the value on the external output signal lines H, I, J when each hypothetical fault is inserted in the circuit of FIG. 9 (B). Figure 10
FIG. 10B shows the difference between the observed value and the theoretical value of each assumed failure, and FIG. 10C shows the evaluation value of each assumed failure.
0 (D) is the diagnosis result.

【００４０】ここでは、信号線が短絡した場合ワイヤー
ドＯＲになるものとする。先ず、図３ステップＳ２に従
い、０に縮退した外部出力Ｎを検出し、信号線Ｎの診断
結果として診断結果ファイル部１７に出力し、処理の対
象外とする。回路が簡単であるため図３のステップ３の
テスト入力選択は、パターン数が少なく、したがってこ
こでは全パターンを選択する。図８（Ａ）の入力パター
ンｔ1 〜ｔ4 により図８（Ｃ）の出力パターンを得、こ
れを図８（Ｂ）の期待値と比較すると外部出力Ｈ，Ｉと
に期待値と観測値との相違が見られる。したがって、図
４，図５で説明したように誤りを観測した外部出力Ｈ，
Ｉから外部入力に向かってコーンを切り出すと図９
（Ａ）の斜線部のようになり、仮定故障は、この斜線部
に含まれる信号線から選択する。ここでは、外部出力を
除く代表故障Ａ／１，Ｂ／１，Ｃ／１，Ｄ／１，Ｅ／
０，Ｅ／１，Ｆ／１，Ｇ／１を選択する。さらに斜線部
に含まれる外部入力Ａ，Ｂ，Ｃ，Ｄから外部出力に向か
って回路を抽出すると図９（Ａ）の斜線部及び網掛部に
含まれる回路となる。但し、外部出力Ｎが０に縮退して
いるため、最終的に抽出する部分回路は図９（Ｂ）のよ
うになり、図３のステップＳ４の回路の切り出しが終了
する。次に図９（Ｂ）の回路に各仮定故障を挿入し、外
部出力値をシミュレーションした結果は図１０（Ａ）に
示すようになる。図８（Ｃ）に示す観測値と図１０
（Ａ）に示す各仮定故障における論理値との相違を、各
パターンｔ1 〜ｔ4 において不定値Ｘカウントせず、且
つ、一致した値の数を集計すると図１０（Ｂ）のように
なり、図３のステップＳ６の処理が終了する。図１０
（Ｂ）中の有効ピン数は観測値と理論値の両方で不定値
Ｘをとらなかった総ピン数である。図３のステップＳ７
で図１０（Ｂ）の一致ピン数を有効ピン数で除算したも
のを評価値とする、つまり、有効ピン数のうち仮定故障
論理との一致ピン数の多い信号線の評価値が大きくな
り、故障の可能性の大きいものの評価値が大きく表わさ
れることになる。各仮定故障の評価値は図１０（Ｃ）に
示す通りとなる。これを評価値の大きなものから降順に
ソートすると図１０（Ｄ）に示すような結果が得られ
る。図１０（Ｄ）に示す順に信号線が診断結果ファイル
部１７に供給される。図１０（Ｄ）は上から順に故障し
ている可能性が高いという結果を示している。但し、図
１０（Ｄ）中“＊”は、外部出力の縮退故障であること
を示す。Here, it is assumed that when the signal line is short-circuited, it becomes a wired OR. First, according to step S2 of FIG. 3, the external output N degenerated to 0 is detected and output to the diagnostic result file unit 17 as the diagnostic result of the signal line N and excluded from the processing target. Due to the simplicity of the circuit, the test input selection of step 3 of FIG. 3 has a small number of patterns, so here all patterns are selected. The output pattern of FIG. 8 (C) is obtained from the input patterns t 1 to t 4 of FIG. 8 (A), and when this is compared with the expected value of FIG. 8 (B), the expected value and the observed value are obtained for the external outputs H and I. You can see the difference with. Therefore, as explained in FIGS. 4 and 5, the external output H, which has observed an error,
When the cone is cut out from I to the external input,
It becomes like the shaded portion in (A), and the assumed failure is selected from the signal lines included in this shaded portion. Here, typical faults excluding external output A / 1, B / 1, C / 1, D / 1, E /
Select 0, E / 1, F / 1, G / 1. Further, when circuits are extracted from the external inputs A, B, C, D included in the shaded portion toward the external output, the circuits included in the shaded portion and the shaded portion in FIG. 9A are obtained. However, since the external output N has been degenerated to 0, the partial circuit to be finally extracted is as shown in FIG. 9B, and the cutout of the circuit in step S4 of FIG. 3 is completed. Next, each hypothetical fault is inserted in the circuit of FIG. 9B, and the result of simulating the external output value is as shown in FIG. The observed values shown in FIG. 8C and FIG.
The difference from the logical value in each of the assumed faults shown in (A) is not counted as an indeterminate value X in each of the patterns t 1 to t 4 , and the number of coincident values is tabulated as shown in FIG. 10 (B). , The process of step S6 of FIG. 3 ends. Figure 10
The number of effective pins in (B) is the total number of pins that did not take the indeterminate value X in both the observed value and the theoretical value. Step S7 of FIG.
Then, the evaluation value is obtained by dividing the number of matching pins in FIG. 10B by the number of effective pins, that is, the evaluation value of the signal line having a large number of matching pins with the hypothetical failure logic among the number of effective pins increases. Although there is a high possibility of failure, the evaluation value will be greatly represented. The evaluation value of each hypothetical failure is as shown in FIG. When these are sorted in descending order of evaluation value, the result as shown in FIG. 10D is obtained. The signal lines are supplied to the diagnosis result file unit 17 in the order shown in FIG. FIG. 10 (D) shows the result that there is a high possibility that there is a failure from the top. However, “*” in FIG. 10D indicates that the external output is a stuck-at fault.

【００４１】図７（Ｂ）に示すように挿入した故障は信
号線Ａの１縮退故障と信号線Ｃ，Ｄの短絡故障であり、
図１０（Ｄ）に示すようにこれらの故障は診断結果の上
位にランクされている。この診断結果に基づいて故障解
析部２０を動作させ、故障を確認すればよい。図１１，
図１２は本発明の第２実施例の動作説明図を示す。本実
施例は図２と同一の構成で、第１実施例とは図３に示す
故障診断部１５のステップのうちステップＳ６の観測値
と理論値との相違の集計方法が異なるものである。Faults inserted as shown in FIG. 7B are a stuck-at-1 fault of the signal line A and a short-circuit fault of the signal lines C and D.
As shown in FIG. 10 (D), these failures are ranked high in the diagnostic results. Based on this diagnosis result, the failure analysis unit 20 may be operated to confirm the failure. 11,
FIG. 12 shows an operation explanatory diagram of the second embodiment of the present invention. This embodiment has the same configuration as that of FIG. 2 and is different from the first embodiment in the method of totaling the difference between the observed value and the theoretical value in step S6 of the steps of the failure diagnosis unit 15 shown in FIG.

【００４２】図１１は、第１実施例の図１０（Ａ）で説
明した、観測値と各仮定故障における理論値との相違
を、パスパターンとフェールパターン，フェールパター
ンは更にパスピンとフェールピンに分けて集計した結果
である。図１２（Ａ）は、各仮定故障の評価値であり、
図１２（Ｂ）は、診断結果である。FIG. 11 shows the difference between the observed value and the theoretical value in each assumed fault described in FIG. 10A of the first embodiment, in that the pass pattern and the fail pattern are the pass pin and the fail pin. It is the result of dividing and totaling. FIG. 12A shows the evaluation value of each assumed failure,
FIG. 12B shows the diagnosis result.

【００４３】回路や他の諸条件は第１実施例と同一であ
る。図１１は、観測値と各仮定故障における理論値との
相違を次の５つの場合に分けて集計した結果を示し、 １．パスパターンのうち他のテストで誤りを観測したピ
ンＨ，Ｉ ２．パスパターンのうち他のテストで誤りを観測しなか
ったピンＪ ３．フェールパターンのパスピン中、いずれかのテスト
で誤りを観測したピンＨ，Ｉ ４．フェールパターンのパスピン中、いずれのテストで
も誤りを観測しなかったピンＪ ５．フェールパターンのフェールピン の５種類の集計結果を得る。The circuit and other conditions are the same as in the first embodiment. FIG. 11 shows the results of tabulating the differences between the observed values and the theoretical values for each assumed failure in the following five cases. Pins H and I in which an error was observed in another test of the path pattern. Pin J that did not observe any error in other tests in the pass pattern. 3. Among the pass pins of the fail pattern, pins H and I in which an error was observed in any test. Pin J which did not observe any error during pass pin of fail pattern. Obtain 5 types of aggregation results for the fail pins of the fail pattern.

【００４４】一致ピン数は、観測値と理論値の両方で不
定値Ｘをとらず、且つ、一致した値をとった延べピン数
であり、有効ピン数は、観測値と理論値の両方で不定値
Ｘをとらなかった延べピン数である、図１２（Ａ）は、
次の式による評価結果を示している。The number of coincident pins is the total number of pins that does not take an indeterminate value X in both the observed value and the theoretical value and has a coincident value, and the effective number of pins is both the observed value and the theoretical value. The total number of pins that did not take the indefinite value X, FIG.
The result of evaluation by the following formula is shown.

【００４５】[0045]

【数１】 [Equation 1]

【００４６】但し、WPP HI＝０．２，ＷPPJ ＝０．２，
ＷFPP HI＝０．１，WFPPJ ＝０．４であり、However, WPP HI = 0.2, WPP J = 0.2,
WFPP HI = 0.1, WFPP J = 0.4,

【００４７】[0047]

【数２】 [Equation 2]

【００４８】とする。この場合、パスパターンよりもフ
ェールパターンを重視し、フェールパターン中ではパス
ピンよりもフェールピンを重視する重みの配分としてい
る。図１２（Ａ）の結果を評価値の大きなものから降順
にソートすれば、図１２（Ｂ）に示す順に故障している
可能性が高いという結果が得られる。但し、図１２
（Ｂ）中“＊”は、外部出力の縮退故障であることを示
す。It is assumed that In this case, the weight of the fail pattern is emphasized over the pass pattern, and the weight of the fail pattern is emphasized over the fail pin over the pass pin. If the results of FIG. 12A are sorted in descending order of evaluation value, it is possible to obtain a result that there is a high possibility that there is a failure in the order shown in FIG. 12B. However, FIG.
In (B), "*" indicates a stuck-at fault of the external output.

【００４９】挿入した故障が信号線Ａの１縮退故障と信
号線Ｃ，Ｄの短絡故障であり、第１実施例では、Ａ／
１，Ｂ／１，Ｄ／１，Ｅ／０が同一順位であったが、図
１２（Ｂ）の結果では、Ｃ／１，Ｄ／１，Ａ／１の順で
図７（Ｂ）に示す故障に対応した信号線３本の故障が上
位３位までにランクされており、第１実施例よりも精度
よく故障の診断が可能となることがわかる。The inserted faults are the stuck-at-1 fault of the signal line A and the short-circuit fault of the signal lines C and D. In the first embodiment, A /
1, B / 1, D / 1, E / 0 had the same rank, but the result of FIG. 12 (B) shows C / 1, D / 1, A / 1 in the order of FIG. 7 (B). The faults of the three signal lines corresponding to the faults shown are ranked in the top three, and it is understood that the fault diagnosis can be performed more accurately than in the first embodiment.

【００５０】図１３乃至図１５に本発明の第３実施例の
動作説明図を示す。本実施例の構成は図２と同一であ
る。FIGS. 13 to 15 are diagrams for explaining the operation of the third embodiment of the present invention. The configuration of this embodiment is the same as that of FIG.

【００５１】図１３は、第１実施例において得られた診
断結果ファイル部１７にファイルされた診断結果を基に
故障解析部２０により故障解析を行なった解析結果が解
析結果ファイル部１８に存在し、その内容が、信号線Ｂ
は正常であり、信号線ＣとＤが短絡故障であるとしたと
き、故障診断部１５で対象とする正常回路である。図１
４（Ａ）は、観測値であり、第１実施例と同じものであ
る。図１４（Ｂ）は、各仮定故障に対する出力の理論値
である。図１５（Ａ）は図１４（Ａ）に示す観測値と図
１４（Ｂ）に示す各仮定故障に対する理論値との相違を
集計した結果であり、図１５（Ｂ）は、各仮定故障の評
価値である。FIG. 13 shows that the analysis result obtained by the failure analysis unit 20 based on the diagnosis result filed in the diagnosis result file unit 17 obtained in the first embodiment is present in the analysis result file unit 18. , Its content is signal line B
Is normal and is a normal circuit targeted by the failure diagnosis unit 15 when the signal lines C and D have a short circuit failure. Figure 1
4 (A) is an observed value, which is the same as that in the first embodiment. FIG. 14B is a theoretical value of the output for each assumed fault. FIG. 15 (A) is a result of tabulating the differences between the observed values shown in FIG. 14 (A) and the theoretical values for each of the assumed faults shown in FIG. 14 (B), and FIG. It is an evaluation value.

【００５２】ここでは、第１実施例において得られた診
断結果を基に故障解析を行なった結果（信号線Ｂが正
常、信号線ＣとＤが短絡故障であったとする）が存在す
るときの診断例を示す。被診断回路，テスト入力，観測
値と各仮定故障における理論値との相違の集計方法等は
第１実施例のものと同一であるとする。解析結果にある
信号線Ｃ，Ｄの短絡故障を第１実施例で抽出した正常回
路に挿入すると図１３（Ｂ）に示す回路となり、以降の
処理は、この回路を正常回路とみなせば、各仮定故障に
対する出力の理論値は図１４（Ｂ）に示す通りとなる。
ここでは、信号線Ｂ，Ｃ，Ｄの状態が既知であるので仮
定故障には含めない。図１４（Ａ）に示す観測値と図１
４（Ｂ）各仮定故障に対する出力の理論値より相違を集
計すると図１５（Ａ）のようになり、評価値は図１５
（Ｂ）のようになる。図１５（Ｂ）より明らかなよう
に、ここでは未発見の故障であった信号線Ａの１縮退故
障が診断結果の１位にランクされる。Here, when the result of the failure analysis based on the diagnosis result obtained in the first embodiment (the signal line B is normal and the signal lines C and D are short-circuit failure) is present. A diagnostic example will be shown. It is assumed that the circuit to be diagnosed, the test input, the counting method of the difference between the observed value and the theoretical value of each assumed fault are the same as those in the first embodiment. When the short circuit fault of the signal lines C and D in the analysis result is inserted into the normal circuit extracted in the first embodiment, the circuit shown in FIG. 13B is obtained. In the subsequent processing, if this circuit is regarded as a normal circuit, The theoretical output value for the assumed failure is as shown in FIG.
Here, since the states of the signal lines B, C, and D are known, they are not included in the assumed fault. The observed values shown in FIG. 14 (A) and FIG.
4 (B) FIG. 15 (A) is obtained by summing the differences from the theoretical output values for each of the assumed failures, and the evaluation values are shown in FIG.
It becomes like (B). As is clear from FIG. 15B, the 1 stuck-at fault of the signal line A, which has not been discovered yet, is ranked first in the diagnostic result.

【００５３】図１６，図１７に本発明の第４実施例の動
作説明図を示す。本実施例の構成は図２と同一である。16 and 17 are diagrams for explaining the operation of the fourth embodiment of the present invention. The configuration of this embodiment is the same as that of FIG.

【００５４】図１６（Ａ）は、正常回路の回路図であ
り、図１６（Ｂ）は、図１６（Ａ）において信号線Ｄと
Ｆとが短絡した被診断回路である。図１６（Ｃ）は、図
１６（Ｂ）の等価故障回路である。図１７（Ａ）は、テ
スト入力であり、図１７（Ｂ）は図１７（Ａ）のテスト
入力を図１６（Ａ）の正常回路に印加した場合の外部出
力信号線Ｇでの図１７（Ａ）の期待値である。図１７
（Ｃ）は、図１６（Ｂ）の被検査回路に図１７（Ａ）の
テスト入力を印加した場合に外部出力信号線Ｇで観測さ
れる値である。図１７（Ｄ）は、各仮定故障を図１７
（Ａ）の回路に挿入したときの外部出力信号線Ｇでの値
である。FIG. 16A is a circuit diagram of a normal circuit, and FIG. 16B is a circuit to be diagnosed in which the signal lines D and F are short-circuited in FIG. 16A. FIG. 16C is the equivalent fault circuit of FIG. 16B. 17A shows the test input, and FIG. 17B shows the external output signal line G when the test input of FIG. 17A is applied to the normal circuit of FIG. This is the expected value of A). FIG. 17
16C is a value observed on the external output signal line G when the test input of FIG. 17A is applied to the circuit under test of FIG. 16B. FIG. 17 (D) shows the respective faults shown in FIG.
It is the value on the external output signal line G when it is inserted into the circuit of (A).

【００５５】ここでは、図１６（Ａ）の回路に図１６
（Ｂ）に示すような信号線ＤとＦの短絡故障を有する場
合について説明する。なお、信号線が短絡した場合ワイ
ヤードＯＲになるものとする。観測値は図１７（Ｃ）に
示す通りであり、縮退した外部出力がないので図３のス
テップＳ２の処理はスキップする。またステップＳ３の
テスト入力選択は、パターン数が少ないのでここでも全
パターン対象を選択する。さらに単一出力回路であるの
で部分回路の抽出を行なうステップＳ４はスキップす
る。ステップＳ５の仮定故障は、ここでは、外部出力を
除く代表故障Ａ／１，Ｂ／１，Ｃ／１，Ｄ／１，Ｅ／
１，Ｆ／１を選択する。ステップＳ６，Ｓ７において、
図１６（Ａ）の回路に各仮定故障を挿入し、外部出力値
をシミュレーションした結果は、図１７（Ｄ）に示すよ
うになり、図１７（Ｃ）の観測値と各仮定故障における
理論値との相違を第１実施例と同じ方法で集計すると図
１７（Ｅ）に示すような集計結果が得られ、図１７
（Ｅ）より評価値を求めると、仮定故障Ａ／１，Ｂ／
１，Ｃ／１，Ｄ／１，Ｅ／１，Ｆ／１の評価値は、図１
７（Ｆ）に示すように、それぞれ０．４，０．４，０．
８，０．８，０．４，１．０となりＦ／１，｛Ｃ／１，
Ｄ／１｝，Ａ／１，Ｂ／１，Ｅ／１の順に故障可能性が
高いことになる。Here, the circuit shown in FIG.
A case where there is a short circuit fault between the signal lines D and F as shown in (B) will be described. In addition, when the signal line is short-circuited, a wired OR is assumed. The observed values are as shown in FIG. 17C, and since there is no degenerated external output, the process of step S2 in FIG. 3 is skipped. Further, in the test input selection in step S3, since the number of patterns is small, all pattern targets are also selected here. Further, since it is a single output circuit, step S4 for extracting partial circuits is skipped. Here, the assumed failure of step S5 is the representative failure A / 1, B / 1, C / 1, D / 1, E / excluding external output.
Select 1, F / 1. In steps S6 and S7,
The results of simulating the external output values by inserting the respective faults in the circuit of FIG. 16A are as shown in FIG. 17D, and the observed values of FIG. 17C and the theoretical values of the respective faults are shown. 17E is obtained in the same manner as in the first embodiment, the result as shown in FIG. 17E is obtained.
When the evaluation value is obtained from (E), the assumed faults A / 1 and B /
The evaluation values of 1, C / 1, D / 1, E / 1, F / 1 are shown in FIG.
7 (F), 0.4, 0.4, 0.
8, 0.8, 0.4, 1.0 and F / 1, {C / 1,
The probability of failure is higher in the order of D / 1}, A / 1, B / 1, E / 1.

【００５６】挿入した故障が信号線ＤとＦとの短絡故障
であり、これらの故障は診断結果の１，２位にランクさ
れている。The inserted fault is a short-circuit fault between the signal lines D and F, and these faults are ranked first and second in the diagnostic result.

【００５７】図１８，図１９に本発明の第５実施例の動
作説明図を示す。本実施例の構成は図２と同一である。18 and 19 are explanatory diagrams of the operation of the fifth embodiment of the present invention. The configuration of this embodiment is the same as that of FIG.

【００５８】図１８（Ａ）は、正常回路の回路図であ
り、図１８（Ｂ）は図１８（Ａ）の回路において信号線
Ｈが１に縮退し、信号線ＢとＣとが短絡した被診断回路
である。図１８（Ｃ）は、図１８（Ｂ）の等価故障回路
である。図１９（Ａ）は、テスト入力であり、図１９
（Ｂ）は、図１９（Ａ）のテスト入力を図１８（Ａ）の
正常回路に印加した場合の外部出力信号線Ｇの期待値で
ある。図１９（Ｃ）は、図１８（Ｂ）の被検査回路に図
１９（Ａ）のテスト入力を印加した場合に外部出力信号
線Ｇで観測される値である。図１９（Ｄ）は、各仮定故
障を図１８（Ａ）の回路に挿入したときの外部出力信号
線Ｇでの値である。図１９（Ｅ）は図１９（Ｃ）に示す
観測値と図１９（Ｄ）に示す各故障に対する出力値との
相違を集計した結果であり、図１９（Ｆ）は各仮定故障
の評価値である。FIG. 18A is a circuit diagram of a normal circuit. In FIG. 18B, the signal line H is degenerated to 1 and the signal lines B and C are short-circuited in the circuit of FIG. 18A. It is a circuit to be diagnosed. FIG. 18C is the equivalent fault circuit of FIG. 18B. FIG. 19A shows a test input, and FIG.
19B is the expected value of the external output signal line G when the test input of FIG. 19A is applied to the normal circuit of FIG. 18A. FIG. 19C shows values observed on the external output signal line G when the test input of FIG. 19A is applied to the circuit under test of FIG. 18B. FIG. 19D shows values on the external output signal line G when the respective faults are inserted in the circuit of FIG. 18A. FIG. 19 (E) is the result of tabulating the differences between the observed values shown in FIG. 19 (C) and the output values for each fault shown in FIG. 19 (D), and FIG. 19 (F) is the evaluation value for each hypothetical fault. Is.

【００５９】ここでは、図１８（Ａ）の回路に図１９
（Ｄ）のテスト入力を印加したときに、観測値図１９
（Ｃ）を得た場合の診断例を示す。実際に挿入した故障
は図１８（Ｂ），（Ｃ）に示す通り、信号線ＤとＦとの
短絡故障であり、信号線が短絡した場合ワイヤードＯＲ
になるものとする。観測値は図１９（Ｃ）に示す通りで
あり、縮退した外部出力がないので図３のステップＳ２
の処理はスキップする。また、ステップＳ３のテスト入
力選択は、ここでは、フェールパターンを含むｔ1〜ｔ
4 を選択するものとする。単一出力回路であるので部分
回路の抽出処理であるステップＳ４もスキップする。ス
テップＳ５の仮定故障は、ここでは、外部出力を除く代
表故障Ａ／１，Ｂ／１，Ｃ／１，Ｄ／１，Ｅ／１，Ｆ／
１，Ｈ／１を選択する。ステップＳ６，Ｓ７において、
図１８（Ａ）の回路に各仮定故障を挿入し、外部出力値
をシミュレーションした結果は図１９（Ｄ）に示すよう
になり、図１９（Ｃ）に示す観測値と図１９（Ｄ）に示
す各仮定故障における理論値との相違を第１実施例と同
じ方法で集計すると、図１９（Ｅ）示すようになり、評
価値は図１９（Ｆ）に示すように、それぞれ、０．０
０，０．７５，０．５０，，０．５０，０．２５，０．
２５，０．７５となり、｛Ｂ／１，Ｈ／１｝，｛Ｃ／
１，Ｄ／１｝，｛Ｅ／１，Ｆ／１｝，Ａ／１の順に故障
可能性が高いことになる。Here, the circuit shown in FIG.
FIG. 19 shows the observed values when the test input in (D) is applied.
The example of a diagnosis when (C) is obtained is shown. The fault actually inserted is a short-circuit fault between the signal lines D and F as shown in FIGS. 18B and 18C, and when the signal line is short-circuited, the wired OR
Shall be The observed values are as shown in FIG. 19C, and since there is no degenerated external output, step S2 in FIG.
The process of is skipped. In addition, the test input selection in step S3 here is t 1 to t including the fail pattern.
4 shall be selected. Since it is a single output circuit, step S4, which is a partial circuit extraction process, is also skipped. Here, the assumed failures in step S5 are the typical failures A / 1, B / 1, C / 1, D / 1, E / 1, F / excluding external output.
Select 1, H / 1. In steps S6 and S7,
The results of simulating the external output values by inserting the respective faults into the circuit of FIG. 18A are shown in FIG. 19D, and the observed values shown in FIG. 19C and the FIG. 19D are shown. When the difference from the theoretical value in each of the hypothetical faults shown is tabulated by the same method as in the first embodiment, it becomes as shown in FIG. 19 (E), and the evaluation value is 0.0 as shown in FIG. 19 (F).
0, 0.75, 0.50, 0.50, 0.25, 0.
25, 0.75, {B / 1, H / 1}, {C /
1, D / 1}, {E / 1, F / 1}, and A / 1 have a high probability of failure.

【００６０】挿入した故障が信号線Ｈの１縮退故障と信
号線ＤとＦとの短絡故障であり、これらの故障は診断結
果の１，２位にランクされている。短絡故障は、短絡し
ている信号線のうち１本を発見すれば他も必然的に見つ
かることを考えれば、この場合診断結果の１位にランク
された故障を解析するだけで全故障を発見できることに
なる。The inserted faults are the stuck-at-1 fault of the signal line H and the short-circuit fault of the signal lines D and F, and these faults are ranked first and second in the diagnostic results. Considering that a short-circuit fault can inevitably be found by discovering one of the shorted signal lines, in this case, all faults are found only by analyzing the fault ranked first in the diagnostic results. You can do it.

【００６１】以上第１乃至第５実施例によれば、テスト
入力の選択及び部分回路の抽出により処理対象が小さく
なることで高速処理が可能となる。順序回路においてテ
スト入力を切り出した場合は、正常、故障シミュレーシ
ョンとも記憶素子の内部状態を不定値より開始すること
で順序回路においても一部のテスト入力のみで処理でき
る。仮定故障は回路を抽出することにより、フェールピ
ンを含むコーンにのみ仮定すれば良いので高速処理に寄
与し、部分回路の抽出では、フェールピンから外部入力
に向かってコーンを切り出し、そのコーンに含まれる外
部入力より外部出力に向かってトレースし直すことで部
分回路に正常ピンが含まれることになり、より正確な評
価が可能となる。抽出した部分回路にファンインする信
号線は不定値としてシミュレーションを行なえばよい。
各仮定故障の評価値は、半導体テスターからの回路出力
値のみより求めることができ、回路内部の可観測性を必
要としない。パスパターン，フェイルパターン等に評価
項目を分類することで柔軟性のある評価ができ、多重縮
退及び短絡故障での診断が可能となる。短絡縮退が扱え
るのは、例えば、正（負）論理の回路では短絡した信号
線がワイヤードＡＮＤ（ＯＲ）を形成するため、必然的
に論理値０（１）が発生しやすくなり、そのため０
（１）縮退故障として指摘できるのである。診断の最後
に評価値をキーにソートすることで、故障している可能
性の高い信号線を順に指摘できる。ＤＵＴの故障解析を
した結果があれば、その情報を故障診断時に読み込むの
でより正確な評価が可能となり、チップを試作し直すこ
となく未発見故障が診断結果の上位に位置するようにな
る。According to the first to fifth embodiments, the processing target is reduced by selecting the test input and extracting the partial circuit, so that the high-speed processing becomes possible. When the test input is cut out in the sequential circuit, the internal state of the memory element is started from an indefinite value in both normal and failure simulations, so that the sequential circuit can be processed with only some test inputs. The hypothetical fault contributes to high-speed processing because it is only necessary to assume the cone that contains the fail pin by extracting the circuit.In extracting the partial circuit, the cone is cut out from the fail pin toward the external input and included in that cone. By tracing back from the external input to the external output, normal pins are included in the partial circuit, and more accurate evaluation becomes possible. The signal line fan-in to the extracted partial circuit may be simulated as an indefinite value.
The evaluation value of each hypothetical fault can be obtained only from the circuit output value from the semiconductor tester, and does not require observability inside the circuit. By classifying the evaluation items into pass patterns, fail patterns, etc., flexible evaluation can be performed, and diagnosis of multiple degeneration and short circuit faults becomes possible. Short circuit degeneracy can be handled, for example, in a positive (negative) logic circuit, a shorted signal line forms a wired AND (OR), so that a logical value 0 (1) is inevitably generated and therefore 0
(1) It can be pointed out as a stuck-at fault. By sorting the evaluation values as keys at the end of diagnosis, it is possible to point out signal lines that are likely to be defective in order. If there is a result of failure analysis of the DUT, the information is read at the time of failure diagnosis, so that more accurate evaluation is possible, and undiscovered failures are positioned higher in the diagnosis result without remanufacturing the chip.

【００６２】第１乃至第５実施例をゲート数約３，５０
０，信号線約７，５００程度の回路に適用したところ指
摘した信号線の上位１００本中に実際に故障している信
号線が数個存在し、多くの場合、指摘した信号線の上位
数本中に実故障が１個存在した。これは、故障多重度に
よらなかった。The first to fifth embodiments have about 3,50 gates.
0, signal line When applied to a circuit of about 7,500, there are several signal lines that are actually defective in the top 100 signal lines pointed out, and in many cases, the upper number of signal line points out There was one real fault in the book. This did not depend on the multiplicity of failure.

【００６３】[0063]

【発明の効果】上述の如く、本発明によれば、仮定故障
パターンと出力パターンとの相違を検出し、その相違に
応じて各仮定故障の評価値を算出し、算出した評価値に
応じて故障を診断するため、観測容易な外部出力からだ
けで、故障の診断が可能となり、また、故障を仮定し、
仮定した故障に対する評価値から診断を行なうため、比
較的簡単な構成で実現でき、したがって、高速に、か
つ、安価に故障診断が可能となる等の特長を有する。As described above, according to the present invention, the difference between the assumed failure pattern and the output pattern is detected, the evaluation value of each assumed failure is calculated according to the difference, and the evaluation value is calculated according to the calculated evaluation value. In order to diagnose a failure, it is possible to diagnose the failure only from an external output that is easy to observe.
Since the diagnosis is performed from the evaluation value for the assumed failure, it can be realized with a relatively simple configuration, and therefore, the failure diagnosis can be performed at high speed and at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.

【図２】本発明の第１実施例の構成図である。FIG. 2 is a configuration diagram of a first embodiment of the present invention.

【図３】本発明の第１実施例の故障診断部の動作説明図
である。FIG. 3 is an operation explanatory diagram of the failure diagnosis unit according to the first embodiment of this invention.

【図４】本発明の第１実施例の回路切出し動作説明図で
ある。FIG. 4 is a diagram for explaining a circuit cutting operation according to the first embodiment of the present invention.

【図５】本発明の第１実施例の回路切出し動作説明図で
ある。FIG. 5 is an explanatory diagram of a circuit cutting operation according to the first embodiment of the present invention.

【図６】本発明の第１実施例の回路切出し動作説明図で
ある。FIG. 6 is an explanatory diagram of a circuit cutting operation according to the first embodiment of the present invention.

【図７】本発明の第１実施例の動作説明図である。FIG. 7 is an operation explanatory diagram of the first embodiment of the present invention.

【図８】本発明の第１実施例の動作説明図である。FIG. 8 is an operation explanatory diagram of the first embodiment of the present invention.

【図９】本発明の第１実施例の動作説明図である。FIG. 9 is an operation explanatory diagram of the first embodiment of the present invention.

【図１０】本発明の第１実施例の動作説明図である。FIG. 10 is an operation explanatory diagram of the first embodiment of the present invention.

【図１１】本発明の第２実施例の動作説明図である。FIG. 11 is an operation explanatory diagram of the second embodiment of the present invention.

【図１２】本発明の第２実施例の動作説明図である。FIG. 12 is an operation explanatory diagram of the second embodiment of the present invention.

【図１３】本発明の第３実施例の動作説明図である。FIG. 13 is an operation explanatory diagram of the third embodiment of the present invention.

【図１４】本発明の第３実施例の動作説明図である。FIG. 14 is an operation explanatory diagram of the third embodiment of the present invention.

【図１５】本発明の第３実施例の動作説明図である。FIG. 15 is an operation explanatory diagram of the third embodiment of the present invention.

【図１６】本発明の第４実施例の動作説明図である。FIG. 16 is an operation explanatory diagram of the fourth embodiment of the present invention.

【図１７】本発明の第４実施例の動作説明図である。FIG. 17 is an operation explanatory diagram of the fourth embodiment of the present invention.

【図１８】本発明の第５実施例の動作説明図である。FIG. 18 is an operation explanatory diagram of the fifth embodiment of the present invention.

【図１９】本発明の第５実施例の動作説明図である。FIG. 19 is an operation explanatory diagram of the fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ 被診断対象 ２ 入力パターン供給手段 ３ 仮定故障パターン生成手段 ４ 評価値算出手段 ５ 故障診断手段 １１ 被検査デバイス（ＤＵＴ） １２ テスタ １３ テスト入力ファイル部 １４ 出力パターンファイル部 １５ 故障診断部 １６ ネットリストファイル部 １７ 診断結果ファイル部 １８ 解析結果ファイル部 １９ 表示装置 ２０ 故障解析部 1 Target to be Diagnosed 2 Input Pattern Supplying Means 3 Hypothetical Failure Pattern Generating Means 4 Evaluation Value Calculating Means 5 Failure Diagnosing Means 11 Device Under Test (DUT) 12 Tester 13 Test Input File Part 14 Output Pattern File Part 15 Failure Diagnosis Part 16 Netlist File unit 17 Diagnostic result file unit 18 Analysis result file unit 19 Display device 20 Failure analysis unit

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 被診断対象（１）に入力パターンを供給
し、該入力パターンに応じて該被診断対象（１）より出
力される出力パターンに基づいて故障を診断する故障診
断装置において、 前記被診断対象（１）に所定の入力パターンを供給する
入力パターン供給手段（２）と、 前記被診断対象（１）に予め仮定される故障に対して前
記入力パターンに応じて前記被診断対象（１）から出力
されるべき故障出力パターンを生成する仮定故障パター
ン生成手段（３）と、 前記仮定故障パターン生成手段（３）で生成された故障
出力パターンと前記被診断対象（１）の前記出力パター
ンとの各論理値の相違を検出し、該相違の数に応じて前
記各仮定故障毎の評価値を算出する評価値算出手段
（４）と前記評価値算出手段（４）で算出された評価値
に応じて前記被診断対象（１）の故障を診断する故障診
断手段（５）とを有することを特徴とする故障診断装
置。1. A failure diagnosis device for supplying an input pattern to a diagnosis target (1) and diagnosing a failure based on an output pattern output from the diagnosis target (1) according to the input pattern, An input pattern supply means (2) for supplying a predetermined input pattern to the diagnosis target (1), and a diagnosis target ((2) corresponding to the input pattern for a failure presumed in the diagnosis target (1). 1)) a hypothetical failure pattern generation means (3) for generating a fault output pattern to be output from the 1), a failure output pattern generated by the hypothetical failure pattern generation means (3), and the output of the diagnosis target (1). It is calculated by the evaluation value calculation means (4) and the evaluation value calculation means (4) which detect a difference in each logical value from the pattern and calculate an evaluation value for each of the assumed failures according to the number of the differences. Depending on the evaluation value A failure diagnosis device having a failure diagnosis means (5) for diagnosing a failure of the diagnosis target (1). 【請求項２】 前記評価値算出手段（４）は各仮定故障
毎に複数の評価項目を設定し、各評価項目毎に重みを付
けることにより、各仮定故障毎の評価値を算出すること
を特徴とする請求項１記載の故障診断装置。2. The evaluation value calculation means (4) sets a plurality of evaluation items for each hypothetical failure and weights each evaluation item to calculate an evaluation value for each hypothetical failure. The failure diagnosis apparatus according to claim 1, wherein the failure diagnosis apparatus is a failure diagnosis apparatus. 【請求項３】 前記仮定故障パターン生成手段（３）は
前記被診断対象（１）の単一縮退故障を検出するパター
ンであることを特徴とする請求項１又は２記載の故障診
断装置。3. The fault diagnosis apparatus according to claim 1, wherein the hypothetical fault pattern generation means (3) is a pattern for detecting a single stuck-at fault of the diagnosis target (1). 【請求項４】 前記仮故障パターン生成手段（３）は前
記故障出力パターンを前記入力パターンに応じて予め記
憶する記憶手段を有することを特徴とする請求項１乃至
３のいずれか一項記載の故障診断装置。4. The provisional failure pattern generation means (3) has a storage means for storing the failure output pattern in advance according to the input pattern. Fault diagnosis device. 【請求項５】 前記出力パターンに応じて前記被診断対
象（１）より故障が含まれる回路を抽出する回路抽出手
段（Ｓ４）を有することを特徴とする請求項１乃至４の
いずれか一項記載の故障診断装置。5. The circuit extracting means (S4) for extracting a circuit including a failure from the diagnosis object (1) according to the output pattern, according to any one of claims 1 to 4. The failure diagnosis device described. 【請求項６】 前記入力パターン供給手段（２）は前記
回路抽出手段（Ｓ４）により抽出された回路に応じた入
力パターンを前記被診断対象（１）に供給することを特
徴とする請求項５記載の故障診断装置。6. The input pattern supply means (2) supplies an input pattern corresponding to the circuit extracted by the circuit extraction means (S4) to the diagnosis object (1). The failure diagnosis device described. 【請求項７】 前記故障診断手段（５）の診断結果に応
じて前記被診断対象（１）を解析する解析手段（２０）
を有することを特徴とする請求項１乃至６のいずれか一
項記載の故障診断装置。7. An analysis means (20) for analyzing the object to be diagnosed (1) according to a diagnosis result of the failure diagnosis means (5).
The fault diagnosis apparatus according to claim 1, further comprising: 【請求項８】 前記回路抽出手段（Ｓ４）は前記解析手
段（２０）の解析結果に応じて回路を抽出することを特
徴とする請求項５記載の故障診断装置。8. The fault diagnosis device according to claim 5, wherein the circuit extracting means (S4) extracts a circuit according to an analysis result of the analyzing means (20).
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