JPH06138183A - Method for creating test pattern for diagnosing lsi failure - Google Patents
Method for creating test pattern for diagnosing lsi failureInfo
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- JPH06138183A JPH06138183A JP4289732A JP28973292A JPH06138183A JP H06138183 A JPH06138183 A JP H06138183A JP 4289732 A JP4289732 A JP 4289732A JP 28973292 A JP28973292 A JP 28973292A JP H06138183 A JPH06138183 A JP H06138183A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ故障診断用テス
トパタン作成方式、特に、ＥＢテスタを用いたＬＳＩ故
障診断用テストパタン作成方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for creating a test pattern for LSI failure diagnosis, and more particularly to a method for creating a test pattern for LSI failure diagnosis using an EB tester.
【０００２】[0002]
【従来の技術】従来のＬＳＩ故障診断用テストパタン作
成方式は、人手で故障診断用のテストパタンを作成す
る方法、および自動テストパタン作成プログラムを使
用して作成する方法の二つがあった。2. Description of the Related Art There are two conventional LSI fault diagnosis test pattern generation methods: a method of manually generating a fault diagnosis test pattern and a method of using an automatic test pattern generation program.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＬＳＩ故障診断用テストパタン作成方式は、
の方式では、人手作成のため、回路の内部論理を熟知
している必要があるうえに非常に作成時間がかかるとと
もに、の方式では、被疑箇所に対するテストパタンは
容易に作成できるが、故障診断の場合、被疑箇所が０と
１のどちらかに固定されていることを確認した場合で
も、次にそのゲートのファンイン信号線の値を確認し、
正常に０と１の両方ともに振れることをいう必要があ
り、この確認が必要な理由は、実際に被疑箇所に故障が
あるのか、そのファンインの信号線に故障があって被疑
箇所が固定値になってしまうのかの、特定できないため
である。従来のＬＳＩ故障診断用テストパタン作成方式
は、自動作成プログラムを用いる場合、このファンイン
信号線が０と１の両方ともに振れるかどうか確認するた
めのテストパタンは、新たに作成し直さなければならな
いという欠点があった。However, such a conventional test pattern creating method for LSI failure diagnosis is as follows.
In the method of (1), it is necessary to be familiar with the internal logic of the circuit because it is created manually, and it takes a very long time to create. In the method of (3), the test pattern for the suspected part can be easily created, but In that case, even if it is confirmed that the suspected part is fixed to either 0 or 1, next, check the value of the fan-in signal line of the gate,
It is necessary to say that both 0 and 1 swing normally, and the reason why this confirmation is necessary is that there is a fault in the suspected location, or there is a fault in the fan-in signal line and the suspected location has a fixed value. This is because it cannot be specified whether or not In the conventional LSI failure diagnosis test pattern creation method, when an automatic creation program is used, a new test pattern for checking whether or not both the fan-in signal line swings 0 and 1 must be newly created. There was a drawback.
【０００４】[0004]
【課題を解決するための手段】本発明のＬＳＩ故障診断
用テストパタン作成方式は、故障ＬＳＩについてその論
理回路モデルと故障被疑箇所が与えられた時に被疑箇所
とそのゲートのファンイン信号線にのみ故障を定義する
故障定義手段と、定義された故障中の一つに対して故障
を検出するテストパタンを作成するテストパタン作成手
段と、作成されたテストパタンで回路のシミュレーショ
ンを行い故障定義箇所が０および１のいずれに振れたか
を記憶する論理シミュレーション手段と、０にふれた信
号線に対して故障定義情報からその信号線の１縮退故障
を削除し１に振れた信号線に対して０縮退故障を削除す
る故障削除手段とを含んで構成される。The test pattern creating method for LSI fault diagnosis according to the present invention, when a logic circuit model and a fault suspected portion of a faulty LSI are given, only the suspected portion and the fan-in signal line of its gate are provided. A fault definition means that defines a fault, a test pattern creation means that creates a test pattern that detects a fault for one of the defined faults, and a circuit simulation is performed using the created test pattern to determine the fault definition location. A logic simulation means for storing whether 0 or 1 has been swung, and a 1 stuck-at fault of the signal line deleted from the fault definition information for the signal line touched at 0 and degenerated as 0 for the signal line swung at 1. And a failure deleting means for deleting a failure.
【０００５】[0005]
【実施例】次に、本発明の実施例について、図面を参照
して説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００６】図１は、本発明の一実施例を示すシステム
構成図である。FIG. 1 is a system configuration diagram showing an embodiment of the present invention.
【０００７】故障定義手段１は、故障ＬＳＩについて、
ＬＳＩ論理回路モデル５と被疑箇所情報６が与えられた
時に、被疑箇所の０と１両方の縮退故障と、被疑箇所の
ゲートのファンイン信号線全ての０と１両方の縮退故障
を定義し故障情報７に出力する。The fault definition means 1 is
When the LSI logic circuit model 5 and the suspected place information 6 are given, the stuck-at faults of both 0 and 1 of the suspected place and the stuck-at faults of both 0 and 1 of all the fan-in signal lines of the gate of the suspected place are defined and the fault is caused. Output to information 7.
【０００８】テストパタン作成手段２は、ＬＳＩ論理回
路モデル５と故障情報７を入力し、定義された故障のう
ちどれか一つについて、それを検出するためのテストパ
タンを作成し、テストパタン８に出力する手段である。
但し、通常考案されている自動テストパタン作成アルゴ
リズムでは、故障信号線を故障値の逆の値に設定す
る，故障の影響を値の観測できる箇所まで（出力ピ
ン，スキャンフリップフロップ等）伝搬する、という２
つのステップからなるが、ＥＢテスタを使用する場合に
は、対象となる信号線の値を直接観測できるのでの機
能のみ持たせてある。The test pattern creating means 2 inputs the LSI logic circuit model 5 and the failure information 7, creates a test pattern for detecting any one of the defined failures, and a test pattern 8 It is a means to output to.
However, in the normally devised automatic test pattern creation algorithm, the failure signal line is set to a value opposite to the failure value, and the effect of the failure is propagated to a location where the value can be observed (output pin, scan flip-flop, etc.), 2
Although it consists of two steps, when the EB tester is used, it has only the function of directly observing the value of the target signal line.
【０００９】論理シミュレーション手段３は、作成され
たテストパタン８を用いてＬＳＩ論理回路モデル５のシ
ミュレーションを行い、故障定義を行った箇所の常態値
を状態値情報９に出力する。The logic simulation means 3 simulates the LSI logic circuit model 5 using the created test pattern 8 and outputs the normal value of the location where the failure is defined to the status value information 9.
【００１０】故障削除手段４は状態値情報９と故障情報
７を入力し、０に振れている信号線の１縮退故障を削除
し、１に振れている信号線の０の縮退故障を削除する。The fault deleting means 4 inputs the state value information 9 and the fault information 7, deletes the stuck-at-1 fault of the signal line swinging to 0, and deletes the stuck-at fault of 0 of the signal line swinging to 1. .
【００１１】この結果、未検出故障がまだ残っているな
らば、テストパタン作成手段２に戻り、テストパタン作
成を続ける。未検出故障がなくなれば処理を終了する。As a result, if the undetected failure still remains, the process returns to the test pattern creating means 2 to continue the test pattern creation. If there are no undetected faults, the process ends.
【００１２】図２は、図１に示す実施例の一適用例を示
す論理回路図である。FIG. 2 is a logic circuit diagram showing an application example of the embodiment shown in FIG.
【００１３】ＬＳＩ１０に対して、信号線Ｐを故障被疑
箇所とする。故障定義手段１により定義された故障の一
覧を図５に示す。信号線ＰとそのゲートＥ５のファンイ
ン信号線に対して、各々１縮退故障と０縮退故障を定義
する。図５中のＹ，Ｚ，Ｖ，ＷはゲートＥ５のファンイ
ン信号線である。For the LSI 10, the signal line P is set as a suspected failure point. A list of the faults defined by the fault definition means 1 is shown in FIG. A stuck-at-1 fault and a stuck-at-0 fault are defined for the signal line P and the fan-in signal line of its gate E5, respectively. Y, Z, V, and W in FIG. 5 are fan-in signal lines of the gate E5.
【００１４】このうち、信号線Ｐの１縮退故障に対して
テストパタン作成手段２によってテストパタンを作成す
る。テストパタン作成手段は、故障信号線に故障値と逆
の値を設定する機能を持つものである。従って、信号線
Ｐの１縮退故障に対して作成されたテストパタンは信号
線Ｐを０にするようにできる。このテストパタンを図３
に示す。Of these, the test pattern creating means 2 creates a test pattern for the stuck-at-1 fault of the signal line P. The test pattern creating means has a function of setting a value opposite to the failure value in the failure signal line. Therefore, the test pattern created for the stuck-at-1 fault of the signal line P can make the signal line P zero. This test pattern is shown in Fig. 3.
Shown in.
【００１５】作成されたテストパタンで、論理シミュレ
ーション手段３を用いて論理シミュレーションを行った
結果を図４に示す。信号線Ｗはの値Ｘは、不安定であ
ることを示す。FIG. 4 shows the result of the logic simulation performed by the logic simulation means 3 with the created test pattern. The value X of the signal line W indicates that it is unstable.
【００１６】この論理シミュレーションの結果を見て、
定義された故障から故障削除手段４によって故障削除を
行う。信号線Ｐは、値０をとるので、その反対値の故
障、即ち信号線Ｐの１縮退故障を削除する。信号線Ｙも
値０をとるので、信号線Ｙの１縮退故障を削除する。信
号線Ｚは値１をとるので０縮退故障を削除し、信号線Ｖ
は１縮退故障を削除する信号線Ｗについては、不定であ
るので故障を削除することはできない。この結果の故障
を図６に示す。Looking at the result of this logical simulation,
From the defined fault, the fault deletion means 4 performs fault deletion. Since the signal line P has a value of 0, the fault of the opposite value, that is, the stuck-at-1 fault of the signal line P is deleted. Since the signal line Y also takes the value 0, the 1 stuck-at fault of the signal line Y is deleted. Since the signal line Z takes the value 1, the 0 stuck-at fault is deleted and the signal line V
Since the signal line W for deleting the stuck-at-1 fault is indefinite, the fault cannot be deleted. The resulting failure is shown in FIG.
【００１７】まだ未検出故障があるので、その故障に対
してテストパタン作成を繰り返す。まず、信号線Ｐの０
縮退故障に対してテストパタンを作成する。作成された
テストパタンを図３に示す。またそのテストパタンに
よる論理シミュレーションの結果を図４のに示す。こ
の結果から、信号線Ｐは値１をとるので、０縮退故障が
削除される。同様に信号線Ｙの０縮退故障，信号線Ｖの
０縮退故障，信号線Ｗの０縮退故障が削除される。この
結果を図７に示す。Since there are still undetected faults, test pattern creation is repeated for the faults. First, 0 of the signal line P
Create a test pattern for stuck-at faults. The created test pattern is shown in FIG. Moreover, the result of the logic simulation by the test pattern is shown in FIG. From this result, the signal line P has the value 1, so that the 0 stuck-at fault is deleted. Similarly, the 0 stuck-at fault of the signal line Y, the 0 stuck-at fault of the signal line V, and the 0 stuck-at fault of the signal line W are deleted. The result is shown in FIG. 7.
【００１８】残った故障中、信号線Ｗの１縮退故障に対
して作成したテストパタンが、図３のである。このパ
タンを用いて論理シミュレーションした結果が図４の
である。この結果、信号線Ｗの１縮退故障のみ削除でき
る（図８）。最後に残った信号線Ｚの１縮退故障に対し
て作成したテストパタンが図３で示されるものであ
る。このテストパタンで論理シミュレーションを行った
結果が図４であり、信号線Ｚは値０をとるので、信号
線Ｚの１縮退故障が削除される。FIG. 3 shows the test pattern created for the stuck-at-1 fault of the signal line W among the remaining faults. The result of logic simulation using this pattern is shown in FIG. As a result, only one stuck-at fault of the signal line W can be deleted (FIG. 8). The test pattern created for the stuck-at-1 fault of the last remaining signal line Z is shown in FIG. FIG. 4 shows the result of the logic simulation performed with this test pattern. Since the signal line Z has a value of 0, the stuck-at-1 fault of the signal line Z is deleted.
【００１９】図３は、そのようにしてできた全パタンを
表している。このパタンによって、被疑箇所の信号線Ｐ
とそのファンイン信号線であるＹ，Ｚ，Ｖ，Ｗの全ての
１，０縮退故障を検出することができる。即ち、信号線
Ｐ，Ｙ，Ｚ，Ｗを０と１の両方に振ることが可能にな
る。FIG. 3 shows the total pattern thus formed. By this pattern, the signal line P at the suspected place
It is possible to detect all 1,0 stuck-at faults of Y, Z, V, and W, which are the fan-in signal lines thereof. That is, it becomes possible to swing the signal lines P, Y, Z and W to both 0 and 1.
【００２０】[0020]
【発明の効果】本発明のＬＳＩ故障診断用テストパタン
作成方式は、被疑箇所が与えられた時に、自動でテスト
パタンを作成することと、被疑箇所のファンイン信号線
を０と１の両方に振るテストパタンを一度に作成するた
めに、人手作成に比べて作成時間が少なくてすみ、従来
の自動作成ツールに比べてテストパタン数が少なくてす
むという効果がある。According to the LSI fault diagnosis test pattern creation method of the present invention, a test pattern is automatically created when a suspected portion is given, and the fan-in signal line of the suspected portion is set to 0 and 1. Since the test patterns to be shaken are created at one time, there is an effect that the creation time is shorter than that of manual creation and the number of test patterns is smaller than that of the conventional automatic creation tool.
【図１】本発明の一実施例を示すシステム構成図FIG. 1 is a system configuration diagram showing an embodiment of the present invention.
【図２】図２に示す適用例における故障被疑箇所を信号
線Ｐとして作成されたテストパタン図FIG. 2 is a test pattern diagram in which a suspected failure portion is created as a signal line P in the application example shown in FIG.
【図３】図２に示す適用例における故障被疑箇所を信号
線Ｐとして作成されたテストパタン図FIG. 3 is a test pattern diagram in which a suspected failure point is created as a signal line P in the application example shown in FIG.
【図４】図２に示す適用例におけて図３に示すテストパ
タンで回路をシミュレーションした結果の状態値の情報
レイアウト図4 is an information layout diagram of state values as a result of simulating a circuit with the test pattern shown in FIG. 3 in the application example shown in FIG.
【図５】図２に示す適用例における故障被疑箇所を信号
線Ｐとして定義された故障状態図FIG. 5 is a failure state diagram in which a suspected failure location is defined as a signal line P in the application example shown in FIG.
【図６】図５に示す故障状態図において信号線Ｐの１縮
退故障を検出するパタンで検出される故障を削除した後
の故障群状態図6 is a fault group state diagram after deleting faults detected by a pattern for detecting a stuck-at-1 fault of a signal line P in the fault state diagram shown in FIG.
【図７】図６に示す故障群状態図において信号線Ｐの０
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図7 is a diagram illustrating a state of the fault group shown in FIG.
Fault group state diagram after deleting faults detected by the stuck-at fault detection pattern
【図８】図７に示す故障群状態図において信号線Ｗの１
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図8 is a diagram of signal line W 1 in the failure group state diagram shown in FIG.
Fault group state diagram after deleting faults detected by the stuck-at fault detection pattern
１ 故障定義手段 ２ テストパタン作成手段 ３ 論理シミュレーション手段 ４ 故障削除手段 ５ ＬＳＩ論理回路モデル ６ 被疑箇所情報 ７ 故障情報 ８ テストパタン ９ 状態値情報 １０ ＬＳＩ Ａ〜Ｅ 入力信号線 Ｅ１，Ｅ２ インバータゲート Ｅ３，Ｅ５ ＡＮＤゲート Ｅ４ フリップフロップ Ｐ，Ｙ，Ｚ，Ｖ，Ｗ 信号線 1 Fault Definition Means 2 Test Pattern Creating Means 3 Logic Simulation Means 4 Fault Deleting Means 5 LSI Logic Circuit Models 6 Suspicious Location Information 7 Failure Information 8 Test Patterns 9 State Value Information 10 LSI AE Input Signal Lines E1, E2 Inverter Gates E3 , E5 AND gate E4 flip-flop P, Y, Z, V, W signal line
Claims (1)
と故障被疑箇所が与えられた時に被疑箇所とそのゲート
のファンイン信号線にのみ故障を定義する故障定義手段
と、定義された故障中の一つに対して故障を検出するテ
ストパタンを作成するテストパタン作成手段と、作成さ
れたテストパタンで回路のシミュレーションを行い故障
定義箇所が０および１のいずれに振れたかを記憶する論
理シミュレーション手段と、０にふれた信号線に対して
故障定義情報からその信号線の１縮退故障を削除し１に
振れた信号線に対して０縮退故障を削除する故障削除手
段とを含むことを特徴とするＬＳＩ故障診断用テストパ
タン作成方式。1. A failure defining means for defining a failure only in a fan-in signal line of a suspected part and its gate when a logic circuit model and a suspected part of the faulty LSI are given, and one of the defined failures. A test pattern creating means for creating a test pattern for detecting a failure, a logic simulation means for simulating a circuit with the created test pattern, and storing which one of 0 and 1 the fault definition location is assigned, An LSI fault including: a fault deletion means for deleting a stuck-at-1 fault of the signal line from the fault definition information for the signal line touched at 1 and a stuck-at-0 fault for the signal line assigned to 1; Diagnostic test pattern creation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289732A JPH06138183A (en) | 1992-10-28 | 1992-10-28 | Method for creating test pattern for diagnosing lsi failure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289732A JPH06138183A (en) | 1992-10-28 | 1992-10-28 | Method for creating test pattern for diagnosing lsi failure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138183A true JPH06138183A (en) | 1994-05-20 |
Family
ID=17747041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289732A Withdrawn JPH06138183A (en) | 1992-10-28 | 1992-10-28 | Method for creating test pattern for diagnosing lsi failure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06138183A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
-
1992
- 1992-10-28 JP JP4289732A patent/JPH06138183A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
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| Date | Code | Title | Description |
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