JPH04316126A - 符号変換装置 - Google Patents
符号変換装置Info
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- JPH04316126A JPH04316126A JP10810491A JP10810491A JPH04316126A JP H04316126 A JPH04316126 A JP H04316126A JP 10810491 A JP10810491 A JP 10810491A JP 10810491 A JP10810491 A JP 10810491A JP H04316126 A JPH04316126 A JP H04316126A
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- nrz
- bit cell
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- logic circuit
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 67
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータ等に接続される符号変換装置に関するものである。
ータ等に接続される符号変換装置に関するものである。
【0002】
【従来の技術】図2は従来の符号変換装置の一構成例を
示すブロック図であり、21はパーソナルコンピュータ
等からなる端末、22は符号変換装置である。端末21
と符号変換装置22はインタフェース線Aで結合されて
いる。インタフェース線AはRS−232C又はRS−
422等であり、符号はNRZを使用している。符号変
換装置22はインタフェース線Aの規格に適合したドラ
イバー及びレシーバ部23を介してシリアルI/O・1
チャンネル目24に接続されている。また、インタフェ
ース線Bで他装置が符号変換装置22に結合されている
。インタフェース線Bは特殊インタフェースであり、符
号はFM0またはFM1を使用している。符号変換装置
22はインタフェース線Bに適合したドライバー及びレ
シーバ部28を介してシリアルI/O・2チャンネル目
27に接続されている。シリアルI/O・1チャンネル
目24及びシリアルI/O・2チャンネル目27は内部
バスによりマイクロプロセッサ25とメモリ26に接続
される。
示すブロック図であり、21はパーソナルコンピュータ
等からなる端末、22は符号変換装置である。端末21
と符号変換装置22はインタフェース線Aで結合されて
いる。インタフェース線AはRS−232C又はRS−
422等であり、符号はNRZを使用している。符号変
換装置22はインタフェース線Aの規格に適合したドラ
イバー及びレシーバ部23を介してシリアルI/O・1
チャンネル目24に接続されている。また、インタフェ
ース線Bで他装置が符号変換装置22に結合されている
。インタフェース線Bは特殊インタフェースであり、符
号はFM0またはFM1を使用している。符号変換装置
22はインタフェース線Bに適合したドライバー及びレ
シーバ部28を介してシリアルI/O・2チャンネル目
27に接続されている。シリアルI/O・1チャンネル
目24及びシリアルI/O・2チャンネル目27は内部
バスによりマイクロプロセッサ25とメモリ26に接続
される。
【0003】端末21からのNRZ符号送信データはシ
リアルI/O・1チャンネル目24でシリアルパラレル
変換され、マイクロプロセッサ25の制御で、メモリ2
6にバッファリングされ、シリアルI/O・2チャンネ
ル目27でパラレル変換され、FM0又はFM1符号送
信データで前記他装置に送信される。
リアルI/O・1チャンネル目24でシリアルパラレル
変換され、マイクロプロセッサ25の制御で、メモリ2
6にバッファリングされ、シリアルI/O・2チャンネ
ル目27でパラレル変換され、FM0又はFM1符号送
信データで前記他装置に送信される。
【0004】逆に他装置からのFM0又はFM1符号送
信データは、シリアルI/O・2チャンネル目27でシ
リアルパラレル変換され、マイクロプロセッサ25の制
御で、メモリ26にバッファリングされ、シリアルI/
O・1チャンネル目24でパラレルシリアル変換され、
NRZ符号送信データで端末21に送信される。
信データは、シリアルI/O・2チャンネル目27でシ
リアルパラレル変換され、マイクロプロセッサ25の制
御で、メモリ26にバッファリングされ、シリアルI/
O・1チャンネル目24でパラレルシリアル変換され、
NRZ符号送信データで端末21に送信される。
【0005】図3はNRZ符号、FM0符号及びFM1
符号の例である。NRZ符号はデータビットが“1“の
時はハイレベルの状態で、“0“の時はロウレベル状態
となる。FM0符号はビットセルの開始点で必ずレベル
が反転し、データビットが“0“であればビットセルの
中心でさらにレベルを反転させ、“1“であればそのま
まの状態を継続する。FM1符号はビットセルの開始点
で必ずレベルが反転し、データビットが“1“であれば
ビットセルの中心でさらにレベルを反転させ、“0“で
あればそのままの状態を継続する。
符号の例である。NRZ符号はデータビットが“1“の
時はハイレベルの状態で、“0“の時はロウレベル状態
となる。FM0符号はビットセルの開始点で必ずレベル
が反転し、データビットが“0“であればビットセルの
中心でさらにレベルを反転させ、“1“であればそのま
まの状態を継続する。FM1符号はビットセルの開始点
で必ずレベルが反転し、データビットが“1“であれば
ビットセルの中心でさらにレベルを反転させ、“0“で
あればそのままの状態を継続する。
【0006】
【発明が解決しようとする課題】しかしながら、上記構
成の符号変換装置では、2つのチャンネルを持つシリア
ルI/O、マイクロプロセッサ、メモリ等が必要となり
、ハードウェア量が大きくなり、さらにはマイクロプロ
セッサを動作させるソフトウェア(マイクロプログラム
)の開発が必要となるという欠点があった。
成の符号変換装置では、2つのチャンネルを持つシリア
ルI/O、マイクロプロセッサ、メモリ等が必要となり
、ハードウェア量が大きくなり、さらにはマイクロプロ
セッサを動作させるソフトウェア(マイクロプログラム
)の開発が必要となるという欠点があった。
【0007】この発明が解決しようとする課題は、以上
述べた問題点を除去し、簡易性の優れた装置を提供する
ことである。
述べた問題点を除去し、簡易性の優れた装置を提供する
ことである。
【0008】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る符号変換装置は、NRZ符号とFM0
符号とを相互に符号変換するものであって、NRZ符号
の“0”ビットセルに対してそのビットセルの中心で反
転させる第1の論理回路と、NRZ符号の“1“ビット
セルに対してビットセルごとに反転させる第2の論理回
路と、前記第1の論理回路出力と前記第2の論理回路出
力との排他的論理和の否定出力よりFM0符号を得る第
3の論理回路とを備えたNRZ/FM0符号変換回路と
、FM0符号をそのビットセルの1/4位置でラッチす
る第1の位置検出手段と、FM0符号をそのビットセル
の3/4位置でラッチする第2の位置検出手段と、前記
第1の位置検出手段及び第2の位置検出手段との出力の
排他的論理和の否定をビットセル変化点においてラッチ
してNRZ符号を得る第4の論理回路とを備えたFM0
/NRZ符号変換回路とからなることを特徴とするもの
である。
に、本発明に係る符号変換装置は、NRZ符号とFM0
符号とを相互に符号変換するものであって、NRZ符号
の“0”ビットセルに対してそのビットセルの中心で反
転させる第1の論理回路と、NRZ符号の“1“ビット
セルに対してビットセルごとに反転させる第2の論理回
路と、前記第1の論理回路出力と前記第2の論理回路出
力との排他的論理和の否定出力よりFM0符号を得る第
3の論理回路とを備えたNRZ/FM0符号変換回路と
、FM0符号をそのビットセルの1/4位置でラッチす
る第1の位置検出手段と、FM0符号をそのビットセル
の3/4位置でラッチする第2の位置検出手段と、前記
第1の位置検出手段及び第2の位置検出手段との出力の
排他的論理和の否定をビットセル変化点においてラッチ
してNRZ符号を得る第4の論理回路とを備えたFM0
/NRZ符号変換回路とからなることを特徴とするもの
である。
【0009】また、上記第1の論理回路に代えてNRZ
符号の“1”ビットセルに対してそのビットセルの中心
で反転させる第5の論理回路を用い、上記第2の論理回
路に代えてNRZ符号の“0“ビットセルに対してビッ
トセルごとに反転させる第6の論理回路を用い、上記第
3の論理回路に代えて前記第5の論理回路出力と前記第
6の論理回路出力との排他的論理和の否定出力よりFM
1符号を得る第7の論理回路とを備えたNRZ/FM1
符号変換回路を形成してもよい。そして、上記FM0/
NRZ符号変換回路をFM1符号を入力してFM1/N
RZ符号変換回路として構成してもよい。
符号の“1”ビットセルに対してそのビットセルの中心
で反転させる第5の論理回路を用い、上記第2の論理回
路に代えてNRZ符号の“0“ビットセルに対してビッ
トセルごとに反転させる第6の論理回路を用い、上記第
3の論理回路に代えて前記第5の論理回路出力と前記第
6の論理回路出力との排他的論理和の否定出力よりFM
1符号を得る第7の論理回路とを備えたNRZ/FM1
符号変換回路を形成してもよい。そして、上記FM0/
NRZ符号変換回路をFM1符号を入力してFM1/N
RZ符号変換回路として構成してもよい。
【0010】
【作用】図1(a)において、NRZ/FM0符号変換
回路11にNRZ符号が入力すると、第1の論理回路1
11はNRZ符号の“0”ビットセルに対してそのビッ
トセルの中心で反転させる。第2の論理回路112はN
RZ符号の“1“ビットセルに対してビットセルごとに
反転させる。第3の論理回路113は前記第1の論理回
路111の出力と前記第2の論理回路112の出力との
排他的論理和の否定を出力する。この出力がFM0符号
となり、NRZ/FM0符号変換される。
回路11にNRZ符号が入力すると、第1の論理回路1
11はNRZ符号の“0”ビットセルに対してそのビッ
トセルの中心で反転させる。第2の論理回路112はN
RZ符号の“1“ビットセルに対してビットセルごとに
反転させる。第3の論理回路113は前記第1の論理回
路111の出力と前記第2の論理回路112の出力との
排他的論理和の否定を出力する。この出力がFM0符号
となり、NRZ/FM0符号変換される。
【0011】FM0/NRZ符号変換回路12にFM0
符号が入力すると、第1の位置検出手段121はFM0
符号をそのビットセルの1/4位置でラッチする。第2
の位置検出手段122はFM0符号をそのビットセルの
3/4位置でラッチする。これらの出力を第4の論理回
路123で、排他的論理和の否定をとりビットセル変化
点においてラッチしてNRZ符号を得る。これによりF
M0/NRZ符号変換される。
符号が入力すると、第1の位置検出手段121はFM0
符号をそのビットセルの1/4位置でラッチする。第2
の位置検出手段122はFM0符号をそのビットセルの
3/4位置でラッチする。これらの出力を第4の論理回
路123で、排他的論理和の否定をとりビットセル変化
点においてラッチしてNRZ符号を得る。これによりF
M0/NRZ符号変換される。
【0012】図1(b)において、NRZ/FM1符号
変換回路13にNRZ符号が入力すると、第5の論理回
路131はNRZ符号の“1”ビットセルに対してその
ビットセルの中心で反転させる。第6の論理回路132
はNRZ符号の“0“ビットセルに対してビットセルご
とに反転させる。第7の論理回路133は前記第5の論
理回路131の出力と前記第6の論理回路132の出力
との排他的論理和の否定を出力する。この出力がFM1
符号となり、NRZ/FM1符号変換される。
変換回路13にNRZ符号が入力すると、第5の論理回
路131はNRZ符号の“1”ビットセルに対してその
ビットセルの中心で反転させる。第6の論理回路132
はNRZ符号の“0“ビットセルに対してビットセルご
とに反転させる。第7の論理回路133は前記第5の論
理回路131の出力と前記第6の論理回路132の出力
との排他的論理和の否定を出力する。この出力がFM1
符号となり、NRZ/FM1符号変換される。
【0013】FM1/NRZ符号変換回路14にFM1
符号が入力すると、第1の位置検出手段121及び第2
の位置検出手段122は図1(a)と同様に作用し、第
4の論理回路123からNRZ符号を得て、FM1/N
RZ符号変換するように作用する。
符号が入力すると、第1の位置検出手段121及び第2
の位置検出手段122は図1(a)と同様に作用し、第
4の論理回路123からNRZ符号を得て、FM1/N
RZ符号変換するように作用する。
【0014】
【実施例】以下この発明に係る符号変換装置の実施例を
図により説明する。
図により説明する。
【0015】[第1の実施例]
【0016】図4はこの発明の第1の実施例を示すブロ
ック図であって、31はパーソナルコンピュータ等から
なる端末、32は符号変換装置である。端末31と符号
変換装置32とはインタフェース線Cで結合されている
。インタフェース線CはRS−232C又はRS−42
2等であり、符号はNRZを使用している。また、符号
変換装置32はインタフェース線Dで他装置とも接続さ
れている。インタフェース線Dは特殊インタフェースで
あり、符号はFM0を使用している。符号変換装置32
は、インタフェース線Cの規格に適合したドライバー及
びレシーバ部33とインタフェース線Dに適合したドラ
イバー及びレシーバー部34とを介してNRZ/FM0
変換回路11とFM0/NRZ変換回路12に接続され
ている。
ック図であって、31はパーソナルコンピュータ等から
なる端末、32は符号変換装置である。端末31と符号
変換装置32とはインタフェース線Cで結合されている
。インタフェース線CはRS−232C又はRS−42
2等であり、符号はNRZを使用している。また、符号
変換装置32はインタフェース線Dで他装置とも接続さ
れている。インタフェース線Dは特殊インタフェースで
あり、符号はFM0を使用している。符号変換装置32
は、インタフェース線Cの規格に適合したドライバー及
びレシーバ部33とインタフェース線Dに適合したドラ
イバー及びレシーバー部34とを介してNRZ/FM0
変換回路11とFM0/NRZ変換回路12に接続され
ている。
【0017】NRZ/FM0変換回路11の詳細実施例
の回路図を図5に示す。図6は図5の回路図に対応した
タイムチャートである。図5において、41はDフリッ
プフロップ、42はJKフリップフロップ、43はイン
バータ、44はOR回路、45はEXNORである。D
フリップフロップ41とOR回路44で図1の第1の論
理回路111を構成し、Dフリップフロップ41、イン
バータ43及びJKフリップフロップ42で図1の第2
の論理回路112を構成し、EXNOR45は図1の第
3の論理回路113を構成する。
の回路図を図5に示す。図6は図5の回路図に対応した
タイムチャートである。図5において、41はDフリッ
プフロップ、42はJKフリップフロップ、43はイン
バータ、44はOR回路、45はEXNORである。D
フリップフロップ41とOR回路44で図1の第1の論
理回路111を構成し、Dフリップフロップ41、イン
バータ43及びJKフリップフロップ42で図1の第2
の論理回路112を構成し、EXNOR45は図1の第
3の論理回路113を構成する。
【0018】図6を参照して図5の動作を説明する。N
RZ符号の送信データ(NRZSD信号)は、送信クロ
ック(ST1信号)と同期がとられている。NRZSD
信号はDフリップフロップ41によりラッチされ、Dフ
リップフロップ出力■のように1/2ビット遅延する。 OR回路44はDフリップフロップ出力■とST1信号
によりOR出力■を得る。一方、ST1信号はインバー
タ43で反転され逆相の
RZ符号の送信データ(NRZSD信号)は、送信クロ
ック(ST1信号)と同期がとられている。NRZSD
信号はDフリップフロップ41によりラッチされ、Dフ
リップフロップ出力■のように1/2ビット遅延する。 OR回路44はDフリップフロップ出力■とST1信号
によりOR出力■を得る。一方、ST1信号はインバー
タ43で反転され逆相の
【0019】
【外1】
【0020】信号となる。Dフリップフロップ出力■を
【0021】
【外2】
【0022】信号とJKフリップフロップ42にて処理
すると、JKFF出力■を得る。Dフリップフロップ出
力■とJKFF出力■はEXNOR45により、FM0
符号の送信データ(FM0SD信号)に変換される。こ
のように、NRZ符号からFM0符号の変換が行なわれ
る。
すると、JKFF出力■を得る。Dフリップフロップ出
力■とJKFF出力■はEXNOR45により、FM0
符号の送信データ(FM0SD信号)に変換される。こ
のように、NRZ符号からFM0符号の変換が行なわれ
る。
【0023】FM0/NRZ変換回路12の詳細実施例
のブロック図を図7に示す。図8は図7のブロック図に
対応したタイムチャートである。
のブロック図を図7に示す。図8は図7のブロック図に
対応したタイムチャートである。
【0024】51は通信速度の64倍のクロックを生成
するクロック生成回路であり、サンプリング用としての
基本クロックを生成している。52はFM0符号のデー
タ(FM0RD信号)のビットセル開始の変化点を検出
する変化点検出回路であり、ビットセル検出によりパル
ス(e)を出力する。53はビットセル開始からビット
セルの1/4位置を検出するカウンタ回路であり、1/
4位置を示すパルス(a)を出力するとともに、1/4
位置でのFM0RD信号のラッチデータ(c)を出力す
る。すなわち、このカウンタ回路53は図1における第
1の位置検出手段121を構成する。
するクロック生成回路であり、サンプリング用としての
基本クロックを生成している。52はFM0符号のデー
タ(FM0RD信号)のビットセル開始の変化点を検出
する変化点検出回路であり、ビットセル検出によりパル
ス(e)を出力する。53はビットセル開始からビット
セルの1/4位置を検出するカウンタ回路であり、1/
4位置を示すパルス(a)を出力するとともに、1/4
位置でのFM0RD信号のラッチデータ(c)を出力す
る。すなわち、このカウンタ回路53は図1における第
1の位置検出手段121を構成する。
【0025】54はビットセル開始からビットセルの3
/4位置を検出するカウンタ回路であり、3/4位置を
示すパルス(b)を出力するとともに、3/4位置での
FM0RD信号のラッチデータ(d)を出力する。この
カウンタ回路54は図1における第2の位置検出手段1
22を構成する。
/4位置を検出するカウンタ回路であり、3/4位置を
示すパルス(b)を出力するとともに、3/4位置での
FM0RD信号のラッチデータ(d)を出力する。この
カウンタ回路54は図1における第2の位置検出手段1
22を構成する。
【0026】55はRT信号としてNRZ符号のデータ
(NRZRD信号)の同期クロックを送出するRTクロ
ック送出回路である。56はカウンタ回路53からのラ
ッチデータ(c)とカウンタ回路54からのラッチデー
タ(d)を比較する比較回路であり、ラッチデータ(c
),(d)のEXNORデータを変化点パルス(e)で
ラッチしたデータ(f0)を出力する。57はNRZ符
号のデータ(NRZRD信号)を送出するNRZRD送
出回路であり、RTクロック送出送出回路55からのR
T信号の立ち下がりに同期したデータでNRZRD信号
を出力する。これら比較回路56、RTクロック送出回
路55及びNRZRD送出回路57は図1における第4
の論理回路123を構成する。
(NRZRD信号)の同期クロックを送出するRTクロ
ック送出回路である。56はカウンタ回路53からのラ
ッチデータ(c)とカウンタ回路54からのラッチデー
タ(d)を比較する比較回路であり、ラッチデータ(c
),(d)のEXNORデータを変化点パルス(e)で
ラッチしたデータ(f0)を出力する。57はNRZ符
号のデータ(NRZRD信号)を送出するNRZRD送
出回路であり、RTクロック送出送出回路55からのR
T信号の立ち下がりに同期したデータでNRZRD信号
を出力する。これら比較回路56、RTクロック送出回
路55及びNRZRD送出回路57は図1における第4
の論理回路123を構成する。
【0027】以上のように、FM0RD信号のビットセ
ル開始からビットセルの1/4位置と3/4位置でFM
0RD信号が同一の場合、NRZSD信号は“1“であ
り、異なった場合NRZSD信号は“0“となり、図8
に示すタイムチャートのようにFM0符号からNRZ符
号の変換が行なわれる。
ル開始からビットセルの1/4位置と3/4位置でFM
0RD信号が同一の場合、NRZSD信号は“1“であ
り、異なった場合NRZSD信号は“0“となり、図8
に示すタイムチャートのようにFM0符号からNRZ符
号の変換が行なわれる。
【0028】[第2の実施例]
【0029】図9はこの発明の第2の実施例を示すブロ
ック図であって、31はパーソナルコンピュータ等から
なる端末、62は符号変換装置である。端末31と符号
変換装置62とはインタフェース線Cで結合されている
。インタフェース線CはRS−232C又はRS−42
2等であり、符号はNRZを使用している。また、符号
変換装置62はインタフェース線Dで他装置とも接続さ
れている。インタフェース線Dは特殊インタフェースで
あり、符号はFM1を使用している。符号変換装置62
は、インタフェース線Cの規格に適合したドライバー及
びレシーバ部33とインタフェース線Dに適合したドラ
イバー及びレシーバー部34とを介してNRZ/FM1
変換回路13とFM1/NRZ変換回路14に接続され
ている。
ック図であって、31はパーソナルコンピュータ等から
なる端末、62は符号変換装置である。端末31と符号
変換装置62とはインタフェース線Cで結合されている
。インタフェース線CはRS−232C又はRS−42
2等であり、符号はNRZを使用している。また、符号
変換装置62はインタフェース線Dで他装置とも接続さ
れている。インタフェース線Dは特殊インタフェースで
あり、符号はFM1を使用している。符号変換装置62
は、インタフェース線Cの規格に適合したドライバー及
びレシーバ部33とインタフェース線Dに適合したドラ
イバー及びレシーバー部34とを介してNRZ/FM1
変換回路13とFM1/NRZ変換回路14に接続され
ている。
【0030】NRZ/FM1変換回路13の詳細実施例
の回路図を図10に示す。図11は図10の回路図に対
応したタイムチャートである。図10において、71は
Dフリップフロップ、72はJKフリップフロップ、7
3はインバータ、74はOR回路、75はEXNORで
ある。Dフリップフロップ71とOR回路74で図1の
第5の論理回路131を構成し、Dフリップフロップ7
1、インバータ73及びJKフリップフロップ72で図
1の第6の論理回路132を構成し、EXNOR75は
図1の第7の論理回路133を構成する。
の回路図を図10に示す。図11は図10の回路図に対
応したタイムチャートである。図10において、71は
Dフリップフロップ、72はJKフリップフロップ、7
3はインバータ、74はOR回路、75はEXNORで
ある。Dフリップフロップ71とOR回路74で図1の
第5の論理回路131を構成し、Dフリップフロップ7
1、インバータ73及びJKフリップフロップ72で図
1の第6の論理回路132を構成し、EXNOR75は
図1の第7の論理回路133を構成する。
【0031】図11を参照して図10の動作を説明する
。NRZ符号の送信データ(NRZSD信号)は、送信
クロック(ST1信号)と同期がとられている。NRZ
SD信号はDフリップフロップ71によりラッチされN
Q端子より、Dフリップフロップ出力■のようにインバ
ートされて1/2ビット遅延する。OR回路74はDフ
リップフロップ出力■とST1信号によりOR出力■を
得る。一方、ST1信号はインバータ73で反転され逆
相の
。NRZ符号の送信データ(NRZSD信号)は、送信
クロック(ST1信号)と同期がとられている。NRZ
SD信号はDフリップフロップ71によりラッチされN
Q端子より、Dフリップフロップ出力■のようにインバ
ートされて1/2ビット遅延する。OR回路74はDフ
リップフロップ出力■とST1信号によりOR出力■を
得る。一方、ST1信号はインバータ73で反転され逆
相の
【0032】
【外3】
【0033】信号となる。Dフリップフロップ出力■を
【0034】
【外4】
【0035】信号とJKフリップフロップ72にて処理
すると、JKFF出力■を得る。Dフリップフロップ出
力■とJKFF出力■はEXNOR75により、FM1
符号の送信データ(FM1SD信号)に変換される。こ
のように、NRZ符号からFM1符号の変換が行なわれ
る。
すると、JKFF出力■を得る。Dフリップフロップ出
力■とJKFF出力■はEXNOR75により、FM1
符号の送信データ(FM1SD信号)に変換される。こ
のように、NRZ符号からFM1符号の変換が行なわれ
る。
【0036】FM1/NRZ変換回路14の詳細実施例
のブロック図を図12に示す。FM1/NRZ変換回路
14は第1の実施例の図7に示したFM0/NRZ変換
回路12を用いることができ、各構成部分は図7のもの
と同様である。FM1符号を入力した場合のタイムチャ
ートは図13のようになる。動作は第1の実施例におけ
るFM0/NRZ符号変換回路12と同様であるが、F
M1符号を入力した場合について説明する。
のブロック図を図12に示す。FM1/NRZ変換回路
14は第1の実施例の図7に示したFM0/NRZ変換
回路12を用いることができ、各構成部分は図7のもの
と同様である。FM1符号を入力した場合のタイムチャ
ートは図13のようになる。動作は第1の実施例におけ
るFM0/NRZ符号変換回路12と同様であるが、F
M1符号を入力した場合について説明する。
【0037】変化点検出回路52はFM1符号のデータ
(FM1RD信号)のビットセル開始の変化点を検出す
るように動作し、ビットセル検出によりパルス(e)を
出力する。カウンタ回路53は1/4位置を示すパルス
(a)を出力するとともに、1/4位置でのFM1RD
信号のラッチデータ(c)を出力する。カウンタ回路5
4は3/4位置を示すパルス(b)を出力するとともに
、3/4位置でのFM1RD信号のラッチデータ(d)
を出力する。比較回路56ではラッチデータ(c),(
d)のEXNORデータを変化点パルス(e)でラッチ
したデータ(f1)を出力する。NRZRD送出回路5
7は、このデータ(f1)を入力してRTクロック送出
送出回路55からのRT信号の立ち下がりに同期したデ
ータでNRZRD信号を出力する。
(FM1RD信号)のビットセル開始の変化点を検出す
るように動作し、ビットセル検出によりパルス(e)を
出力する。カウンタ回路53は1/4位置を示すパルス
(a)を出力するとともに、1/4位置でのFM1RD
信号のラッチデータ(c)を出力する。カウンタ回路5
4は3/4位置を示すパルス(b)を出力するとともに
、3/4位置でのFM1RD信号のラッチデータ(d)
を出力する。比較回路56ではラッチデータ(c),(
d)のEXNORデータを変化点パルス(e)でラッチ
したデータ(f1)を出力する。NRZRD送出回路5
7は、このデータ(f1)を入力してRTクロック送出
送出回路55からのRT信号の立ち下がりに同期したデ
ータでNRZRD信号を出力する。
【0038】以上のように、FM1RD信号のビットセ
ル開始からビットセルの1/4位置と3/4位置でFM
1RD信号が同一の場合、NRZSD信号は“0“であ
り、異なった場合NRZSD信号は“1“となり、図1
3に示すタイムチャートのようにFM1符号からNRZ
符号の変換が行なわれる。
ル開始からビットセルの1/4位置と3/4位置でFM
1RD信号が同一の場合、NRZSD信号は“0“であ
り、異なった場合NRZSD信号は“1“となり、図1
3に示すタイムチャートのようにFM1符号からNRZ
符号の変換が行なわれる。
【0039】
【発明の効果】以上説明したように、この発明によれば
符号変換装置において、NRZ符号をFM0又はFM1
符号にハードウェアロジック的に変換する回路と、FM
0又はFM1符号をNRZ符号にハードウェア的ロジッ
クに変換する回路を設けたので、マイクロプロセッサ及
びマイクロプログラムのソフトウェアが必要なくなり、
小型化と簡易化の向上が期待できる。
符号変換装置において、NRZ符号をFM0又はFM1
符号にハードウェアロジック的に変換する回路と、FM
0又はFM1符号をNRZ符号にハードウェア的ロジッ
クに変換する回路を設けたので、マイクロプロセッサ及
びマイクロプログラムのソフトウェアが必要なくなり、
小型化と簡易化の向上が期待できる。
【図1】構成概念を説明する図であり、図1(a)は第
1構成のブロック図、図1(b)は第2構成のブロック
図である。
1構成のブロック図、図1(b)は第2構成のブロック
図である。
【図2】従来の符号変換装置の一構成例を示すブロック
図である。
図である。
【図3】NRZ符号、FM0符号及びFM1符号の例で
ある。
ある。
【図4】この発明の第1の実施例を示すブロック図であ
る。
る。
【図5】NRZ/FM0変換回路の詳細実施例の回路図
である。
である。
【図6】図5の回路図に対応したタイムチャートである
。
。
【図7】FM0/NRZ変換回路の詳細実施例のブロッ
ク図である。
ク図である。
【図8】図7のブロック図に対応したタイムチャートで
ある。
ある。
【図9】この発明の第2の実施例を示すブロック図であ
る。
る。
【図10】NRZ/FM1変換回路の詳細実施例の回路
図である。
図である。
【図11】図10の回路図に対応したタイムチャートで
ある。
ある。
【図12】FM1/NRZ変換回路の詳細実施例のブロ
ック図である。
ック図である。
【図13】FM1/NRZ変換回路のタイムチャートで
ある。
ある。
11 NRZ/FM0符号変換
回路111 第1の論理回路112
第2の論理回路113
第3の論理回路12
FM0/NRZ符号変換回路121
第1の位置検出手段122 第
2の位置検出手段123 第4の論
理回路13 NRZ/FM1符
号変換回路131 第5の論理回路
132 第6の論理回路133
第7の論理回路14
FM1/NRZ符号変換回路21
端末 22 符号変換装置23
ドライバー及びレシーバ部24
シリアルI/O・1チャンネル目
25 マイクロプロセッサ26
メモリ 27 シリアルI/O・2チャ
ンネル目28 ドライバー及び
レシーバ部A インタフェ
ース線B インタフェース
線31 端末
回路111 第1の論理回路112
第2の論理回路113
第3の論理回路12
FM0/NRZ符号変換回路121
第1の位置検出手段122 第
2の位置検出手段123 第4の論
理回路13 NRZ/FM1符
号変換回路131 第5の論理回路
132 第6の論理回路133
第7の論理回路14
FM1/NRZ符号変換回路21
端末 22 符号変換装置23
ドライバー及びレシーバ部24
シリアルI/O・1チャンネル目
25 マイクロプロセッサ26
メモリ 27 シリアルI/O・2チャ
ンネル目28 ドライバー及び
レシーバ部A インタフェ
ース線B インタフェース
線31 端末
Claims (2)
- 【請求項1】 NRZ符号とFM0符号とを相互に符
号変換する符号変換装置であって、NRZ符号の“0”
ビットセルに対してそのビットセルの中心で反転させる
第1の論理回路と、NRZ符号の“1“ビットセルに対
してビットセルごとに反転させる第2の論理回路と、前
記第1の論理回路出力と前記第2の論理回路出力との排
他的論理和の否定出力よりFM0符号を得る第3の論理
回路とを備えたNRZ/FM0符号変換回路と、FM0
符号をそのビットセルの1/4位置でラッチする第1の
位置検出手段と、FM0符号をそのビットセルの3/4
位置でラッチする第2の位置検出手段と、前記第1の位
置検出手段及び第2の位置検出手段との出力の排他的論
理和の否定をビットセル変化点においてラッチしてNR
Z符号を得る第4の論理回路とを備えたFM0/NRZ
符号変換回路とからなることを特徴とする符号変換装置
。 - 【請求項2】 NRZ符号とFM1符号とを相互に符
号変換する符号変換装置であって、NRZ符号の“1”
ビットセルに対してそのビットセルの中心で反転させる
第5の論理回路と、NRZ符号の“0“ビットセルに対
してビットセルごとに反転させる第6の論理回路と、前
記第5の論理回路出力と前記第6の論理回路出力との排
他的論理和の否定出力よりFM1符号を得る第7の論理
回路とを備えたNRZ/FM1符号変換回路と、FM1
符号をそのビットセルの1/4位置でラッチする第1の
位置検出手段と、FM1符号をそのビットセルの3/4
位置でラッチする第2の位置検出手段と、前記第1の位
置検出手段及び第2の位置検出手段との出力の排他的論
理和の否定をビットセル変化点においてラッチしてNR
Z符号を得る第4の論理回路とを備えたFM1/NRZ
符号変換回路とからなることを特徴とする符号変換装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10810491A JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10810491A JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04316126A true JPH04316126A (ja) | 1992-11-06 |
JP3044817B2 JP3044817B2 (ja) | 2000-05-22 |
Family
ID=14475980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10810491A Expired - Lifetime JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3044817B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100458825C (zh) * | 2007-04-20 | 2009-02-04 | 东莞市太平洋计算机科技有限公司 | 超高频rfid阅读器对标签基带信号的解码方法 |
CN102467674A (zh) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | 一种超高频标签fmo编码数字信号电路及其实现方法 |
JP2014154910A (ja) * | 2013-02-05 | 2014-08-25 | Rohm Co Ltd | ベースバンド信号の復号回路、復号方法、それらを用いた給電装置 |
-
1991
- 1991-04-15 JP JP10810491A patent/JP3044817B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100458825C (zh) * | 2007-04-20 | 2009-02-04 | 东莞市太平洋计算机科技有限公司 | 超高频rfid阅读器对标签基带信号的解码方法 |
CN102467674A (zh) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | 一种超高频标签fmo编码数字信号电路及其实现方法 |
CN102467674B (zh) * | 2010-11-16 | 2014-08-27 | 北京中电华大电子设计有限责任公司 | 一种超高频标签fm0编码数字信号电路及其实现方法 |
JP2014154910A (ja) * | 2013-02-05 | 2014-08-25 | Rohm Co Ltd | ベースバンド信号の復号回路、復号方法、それらを用いた給電装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3044817B2 (ja) | 2000-05-22 |
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Legal Events
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---|---|---|---|
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