JPS62232065A

JPS62232065A - 複数の処理装置の同期方式

Info

Publication number: JPS62232065A
Application number: JP7588786A
Authority: JP
Inventors: Yoshihiro Yamada; 由弘山田; Yutaka Asai; 豊浅井; Norito Nishitani; 憲人西谷; Mikio Hosokawa; 細川　幹夫; Tsukasa Kaminomon; 司神之門
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-04-02
Filing date: 1986-04-02
Publication date: 1987-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数のマイクロプロセッサなどの処理ｖｃ′
１１を並行して用いるシステムにおいて、各処理装ｒＩ
ＩＩｉｌｌの同期をイ〒なう方式に関する。

従来技術一般に情報処理システムにおいて、たとえば複数の印刷
配線基板毎にマイクロプロセッサを装備している場合、
実行されるべきプログラムなどによっては、各マイクロ
プロセッサ間の同期を取る必要がある。従来の情報処理
システムでは、二のような複数のマイクロプロセッサ間
の同期は、入力／出力ラインを用いて行なっていｒこ、
したがってたとえばｌ個のマイクロプロセッサを用いた
システムにおいてこれらの同期を取ろうとする場合、各
プロセッサ毎に残余のｎ−１個のプロセッサの同期制御
１３号が入力されるビット、すなわちビンを準備せねば
ならず、このようなマイクロプロセッサの機能を大きく
制限してしまうとともに、これらの各マイクロプロセッ
サのｎ−１個のビンを相互に接続する配線に多大な労力
を要していた。

また所定の個数のマイクロプロセッサを用いたシステム
においで、マイクロプロセッサの個数を増大してシステ
ムを拡張しようとする場合、各マイクロプロセッサに前
記同期制御用のビンを新たに割付ける必要が生じ、した
がってシステムの拡張が不可能となっていた。

発明が角イ決しようとする問題点本発明の目的は、上述の問題点を解決し、任意の個数の
処理装置の同期制御を簡便な構成で実現できるとともに
、処理装置を追加して行なうシステムの拡張を容易に実
現できる複数の処理装置の同期方式を提供することであ
る。

問題点を解決するための手段本発明は、複数の処理装置の一方群には、同期制御Ｍ号
発生部がそれぞれ備えられ、処理装置の他方群には同期制御信号が共通に与えられる
受信部がそれぞれ備えられ、前記処Ｊ！ｌ！ｖ装置の他方群は前記−刃群の処理装置
からの同期制御信号がそれぞれ同一レベルのとき動作態
様を切換えるようにしたことを特徴とする複数の処理装
置の同期方式である。

作　　用本発明に従えば、複数の処理装置は一方群と他方群とに
区分され、−刃群には同期制御信号発生部がそれぞれ備
えられ、他方群には同期制御信号が共通に与えられる受
信部がそれぞれ備えＣ）れる。

また前記処理装置の他方群は、前記−刃群の処理装置か
らの同期制御信号がそれぞれ同一レベルのとき動作態様
を切換えるようにした。

したがって前記−刃群と他方群との接続は、−刃群の同
期制御信号が共通に与えられるラインを、前記処理装置
の他方群に共通に接続すればよく、したがって前記−刃
群の処ｒ！、装置の個数を増加する場合、加わる処理装
置の同期制御信号発生部をｉ「記ラインに接続すれば足
り、したがってこのような処理装置の同期を簡便な構成
で実現することができる。また処理装置を追加する場合
であっても、容易にこれを実現することができる。

実施例Ｐｔ５１図は本発明の一実施例の基本的構成を示すブロ
ック図であり、ｔｔＳ２図は本発明の一実施例の構成を
示すブロック図である。１５１図お上びＰｔ４２図を参
照して、本実施例の構成について説明ｒる。

本実施例では処理装置であるマイクロプロセッサ１ａ、
ＩＬ＋、ｌｃ、・・・＋ｉｎが用いられる１本実施例で
はマイクロプロセッサ１ａをマスクプロセッサと称し、
残余のマイクロプロセッサ１１＋〜ｉ　ｎをサブプロセ
ッサと称する。すなわち本実施例においては、各サブプ
ロセッサｌｂ〜ｉ　ｎからの後述される同期側ａｌｌ信
号が同一レベルになったとき、初めてマスクプロセッサ
１ａの動作状態を切換えるようにする。

各マイクロプロセッサ１ａ〜１１１には、各マイクロプ
ロセッサ１ａ〜１ｎが動作可能状態、すなわちＲｅａｄ
ｙ状態であるかどうかを示すフラグ２　ａ、　２　ｂ。

・・・がそれぞれ設けられる。この７ラグ２は各マイク
ロプロセッサ１がＲｅａｄｙ状態となったとき、たとえ
ば「ｔｌＪがセットされ、Ｒｅｕｄｙａ態でないとさｒ
ＬＪがセットされる。このフラグ２　ａ＋’２　ｂｌ・
・・はそれぞれ共通にライン３に接続され、マスクプロ
セッサ１ａに関してはライン３からフラグ２ｍに入力の
みが行なわれ、残余のサブプロセッサ１１＋、・・・に
関してはライン３に出力のみが行なわれる。このような
７ラグ２は、後述されるようにいわゆる一１ｒｅｄ−Ｏ
Ｒ接続されている。

また各マイクロプロセッサ１にはそれぞれの動作状態、
すなわち動作停止状！！！！または各種の処理が進行中
である状態などを表す情報が書込まれるスティタスレジ
スタ４　ｍ、　４　ｂ、・・・が設けられ、これらはバ
ス５と入力／出力自在に接続される。まｒこ前記ライン
３にはプルアップ抵抗６が接続され基準電圧Ｖｃｃが接
続される。

第３図は１肖述したライン３のｗｉｒｅｄ−ＯＲ接続の
原理を示す図である。第１図および第３図を参照して、
前記ｗｉｒｅｄ−ＯＲ接続について説明する。

サブプロセッサｌｂ、・・・、Ｉｌｌの７ラグ２　ｂ、
　２　ｃ、・・・。

２１１は、それぞれオープンコレクタ形のバッフＴ７　
ｂ、　７　ｃ、・・・、７０を介して、共通にライン３
に接続され、またこのライン３はマスクプロセッサ　１
ａの７ラグ２ａに接続される。したがって各７ラグ２ｂ
〜２０カ・らの出力のうち１つでもｒＬＪであると、こ
れに対応するバッファ７を介してライン３は「Ｌ」レベ
ルとなり、したがってマスクプロセッサ１ａの７ラグ２
ｕはｒＬＪにセットサれる。一方、サブプロセッサ１１
Ｉ〜１１１の７ラグ２ｂ〜２１１が全て「■（」を出力
するとライン３も「■Ｉ」状態となり、マスクプロセッ
サ１ａの７ラグ２ａに「■１」がセットされる。

第４図はマスクプロセッサ１ａの動作を説明する７０−
チャートであり、ｔｉＳ５図は各サブプロセッサＩＬ＋
＋・・・の動作を説明するフローチャートである。

第１図〜Ｐｔ５ｓ図を参照して、本実施例の動作につい
て説明する。第４図および第５図の各ステップｏ１．Ｉ
６１において、マスタプロセ・ンサ１ａおよびサブプロ
セッサｌｂ、・・・はそれぞれ自分自身を初期化し、各
７フグ２お上びステイタスレノスタ４の内容をクリアす
る。続いて各サブプロセッサｌｂ、・・・はそれぞれ動
作可能状態になったとき、自身の７ラグ２Ｌ＋、・・・
を「ＩＩＪにセットする。

ここで前述したように各サブプロセッサＩｂ、・・・の
７ラグ２ｂ、・・・はそれぞれｗｉｒｅｄ−ＯＲ接続さ
れてライン３に接続されているため、ｆｔ５４図ステッ
プｎ２におけるフラグ２ａが「ＨＪであるがどうかの４
’ｑＩｒＲは、全？１７’Ｏセッｔ　１ｂ＋・＝＋１ｎ
ノ７ラク２ｂ、・・・が全てｒｔｌＪにセットされたが
どうかのｔ１断と等価である。

したがってｍ４図ステップｎ２　　において判断が否定
であれば、各サブプロセッサｌｂ、・・・＋１ｎの少な
（とも１つのフラグはｆ’ＬＪ状悪であり、当該サブプ
ロセンサは動作可能状態となっていない、一方、曲記各
サブプロセッサｌｂ、・・・、ｉｎのステイタスレノス
タ４ら、・・・には、各サブプロセッサｌｂ、・・・。

１１１の当訊時点における前述したような動作状態が記
述されている。

前記ステップ１１２　　における判断が冑定となれば処
理はステップｎ３に移り、マスクプロセッサ１ａは自分
自身を動作可能状態とし、ステイタスレノスタ４ａにこ
の情報を書込む、このようにしてマスタプロセンサ１ａ
は、残余の全サブプロセッサｌｂ、・・・が動作可能状
態となっときに初めて動作可能状態となり、このように
してマスタプロセッサ１ａは他のサブプロセッサｌｂ、
・・・と同期して、各種動作の開始などを実現すること
ができる。

また第５図ステップ１２　　にＩＳいて、各サブプロセ
ッサＩｂ、・・・はマスタプロセッサ１ａのステイタス
レノスタ４ａの内容を読取り、その内容に対応して各種
処理などの開始を行なう。

一方、第１図および？ｔＳ２図を参照して説明したサブ
プロセッサを増設する場合であっても、付加するサブプ
ロセッサ内に設けられた前記７ラグ２およびステイタス
レノスタ４を、それぞれライン３およびバス５に接続す
れば拡張が実現され、システムの拡張が容易となる。

効　　果以上のように本発明に従えば、複数の処理装置の一方群
には同期制御信号発生部がそれぞれ設けられ、他方群に
は同ｗｉ制ｒｎＪ信号が共通に与えられる受信部がそれ
ぞれ備えられるようにした。＊た＋ｉｆ記各処理装置の
他方群は一方群の処理装置からの同期制８信号がそれぞ
れ同一レベルのとき、動作態様を切換えるようにした。

したがって前記−刃群の処理装置の動作開始は、他方群
の処Ｊ！Ｉ！装置からの同期制御信号がそれぞれ同一レ
ベルになったときにのみ初めて実行され、このようにし
て複数の処理装置の同期を容易に実現することができる
。

【図面の簡単な説明】

Ｐｔ５１図は本発明の基本的構成を示すブロック図、第
２図は本発明の一実施例のブロック図、ｆｊＳ３図はフ
ラグ２ｍ−２ｎのｗｉｒｅｄ−ＯＲ接続の原理を説明す
るブロック図、第４図はマスタプロセッサ１ａの動作を
説明する７０−チャート、第５図はサブプロセッサ１ｂ
、・・・の動作を説明する７ａ−チャートである。１ａ・・・マスクプロセッサ、ｌｂ、・・・、１０・・
・サブプロセッサ、２・・・フラグ、３・・・ライン、
４・・・ステイタスレノスタ、５・・・バス

Claims

【特許請求の範囲】複数の処理装置の一方群には、同期制御信号発生部がそ
れぞれ備えられ、処理装置の他方群には同期制御信号が共通に与えられる
受信部がそれぞれ備えられ、前記処理装置の他方群は前記一方群の処理装置からの同
期制御信号がそれぞれ同一レベルのとき動作態様を切換
えるようにしたことを特徴とする複数の処理装置の同期
方式。