JPS62230221A - バツフア回路 - Google Patents

バツフア回路

Info

Publication number
JPS62230221A
JPS62230221A JP61072904A JP7290486A JPS62230221A JP S62230221 A JPS62230221 A JP S62230221A JP 61072904 A JP61072904 A JP 61072904A JP 7290486 A JP7290486 A JP 7290486A JP S62230221 A JPS62230221 A JP S62230221A
Authority
JP
Japan
Prior art keywords
output terminal
output
bipolar transistor
inverter
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61072904A
Other languages
English (en)
Other versions
JPH052014B2 (ja
Inventor
Shoji Ueno
上野　昭司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61072904A priority Critical patent/JPS62230221A/ja
Priority to DE8787102142T priority patent/DE3769822D1/de
Priority to EP87102142A priority patent/EP0239762B1/en
Priority to US07/015,038 priority patent/US4783604A/en
Priority to KR1019870002951A priority patent/KR910001882B1/ko
Publication of JPS62230221A publication Critical patent/JPS62230221A/ja
Publication of JPH052014B2 publication Critical patent/JPH052014B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バッファ回路に関するもので、特に極性の
異なる２つの出力信号を必要とする出力段に使用される
ものである。
（従来の技術） 従来、極性の異なる２つの出力信号を得る場合、ＣＭＯ
８回路では第３図に示すように２つのインバータ回路を
用いている。すなわち、第１のインパータ回路１ノに入
力信号Ｄｉｎ　ｆ供給し、このインバータ回路１１によ
る入力信号Ｄｉｎの反転出力万■を第１の信号とし、上
記インバータ回路１ノの出力を第２のインバータ回路１
２に供給して反転し、入力信号Ｄｉｎの正転出力Ｄｏｕ
ｔ　ｆ第２の信号として得る。
ところで、上記インバータ回路１１．１２をＣＭＯ８回
路で構成し、インバータ１１による伝達遅延時間１ｔｐ
ｄＡ、インバータ１２による伝達遅延時間をｔｐｄＢと
すると、入力信号Ｄｉｎに対する出力信号Ｄｏｕｔ　、
　Ｄｏｕｔの各遅延時間ΔＤｏｕｔ　＋　ＪＤｏｕｔは
それぞれ、ＪＤｏｕｔ　＝　ｔｐｄＡ　、ＪＤｏｕｔ　
＝　ｔｐｄＡ＋　ｔｐｄＢとなる。従って、出力信号Ｄ
ｏｕｔ　、　Ｄｏｕｔにはインバータ１２の伝達遅延時
間ｔｐｄＢだけの差を生ずる欠点がある。
（発明が解決しようとする問題点） 上述した如く、両極性の出力を得る従来の複合回路構成
のバッファ回路では、ＣＭＯＳインバータの遅延時間に
相当する時間差が両極性の出力間に生じてしまう。
−６＝ 従って、この発明の目的は、バイポーラトランジスタと
ＭＯＳ　トランジスタとの複合回路構成で、両極性の出
力信号の遅延時間の差（スキュー）を小さくできるバッ
ファ回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のバッファ回路は、入力信号が供給される第１
のインバータ回路と、このインバータ回路の出力が供給
される第２のインバータ回路と、一端が第１の電位供給
源に接続されベースに上記第２のインバータ回路の出力
が供給される第１のバイポーラトランジスタと、この第
１のバイポーラトランジスタの他端と第２の電位供給源
間に接続されゲートに上記第１のインバータ回路のＷ力
が供給される第１のＭＯＳトランジスタと、上記第１の
ＭＯＳ　トランジスタのゲートと第２の電位供給源間に
設けられ上記第２のインバータ回路の出力で制御される
第１の貫通電流防止回路と、一端が第１の電位供給源に
接続されベースに上記第１のインバータ回路の出力が供
給される第２のバイポーラトランジスタと、この第２の
バイポーラトランジスタの他端と第２の電位供給源間に
接続されゲートに上記第２のインバータ回路の出力が供
給される第２のＭＯＳ　トランジスタと、上記第２のＭ
ＯＳ　トランジスタのゲートと第２の電位供給源間に設
けられ上記第１のインバータ回路の出力で制御される第
２の貫通電流防止回路とから構成される。
（作用） この発明では、第１のインバータ回路の出力で第１のＭ
ＯＳ　トランジスタおよび第２のバイポーラトランジス
タを導通制御し、第２のインバータ回路の出力で第１の
バイポーラトランジスタおよび第２のバイポーラトラン
ジスタを導通制御し、上記第１バイポーラトランジスタ
と上記第ｌＭＯＳトランジスタとの接続点から入力信号
と同相の（支）力信号を得、上記第２バイポーラトラン
ジスタと第２ＭＯＳトランジスタとの接続点から入力信
号と逆相の出力信号全得るようにしている。この際、第
１バイポーラトランジスタと第１　ＭＯＳ　トランジス
タとが同時にオン状態となら々いように、第１の貫通電
流防止回路によυ第ｌＭＯＳトランジスタのオフ状態か
らオン状態への変化を第２のインバータ回路の出力が反
転するまで遅らせ、第２バイポーラトランジスタと第２
ＭＯＳトランジスタとが同時にオン状態とならないよう
にするため、第２の貫通電流防止回路により第２ＭＯＳ
トランジスタのオン状態からオフ状態への変化を第１の
インバータ回路の反転時に設定するように早めている。
（実施例） 以下、この発明の一実施例について図囲を参照して説明
する。第１図に示すインバータ回路１３の入力端には入
力信号Ｄｉｎが供給され、このインバータ回路１３の出
力は、インバータ回路１４の入力端に供給される。この
インバータ回路１４の出力は、コレクタが電源ｖｅｅに
接続されたＮＰＮ型バイポーラトランジスタ１５のベー
スに供給される。上記バイポーラトランジスタ１５のエ
ミッタと接地点間には、Ｎチャネル型のＭＯＳ　トラン
ジスタ１６が接続され、このＭＯＳ　トランジスタ１６
のゲートには上記インバータ回路１３の出力が供給され
る。上記ＭＯＳトランジスタ１６のゲートと接地点間に
は、貫通電流防止回路１７が設けられ、上記インバータ
回路１４の出力で制御される。また、上記インバータ回
路１３の出力は、コレクタが電源Ｖ。Ｃに接続され友Ｎ
ＰＮ型バイポーラトランジスタ１８のベースに供給され
る。上記バイポーラトランジスタ１８のエミッタと接地
点間にＦｉＮチャネル型のＭＯＳ　トランジスタ１９が
接続され、このＭＯＳ　トランジスタ１９のｒ−）には
上記インバータ１４の出力が供給される。上記ＭＯＳト
ランジスタ１９のゲートと接地点間には、貫通電流防止
回路２０が設けられ、上記インバータ回路１３の出力で
制御される。そして、上記バイポーラトランジスタ１５
とＭＯＳ　トランジスタ１６との接続点から出力信号Ｄ
ｏｕｔ　５、上記バイポーラトランジスタ１８とＭＯＳ
　トランジスタ１９との接続点から出力信号Ｄｏｕｔを
それぞれ得るようにして成る。
次に、上記のような構成において動作を説明する。イン
バータ回路１３に供給される入力信号ＤｉｎがＬ”レベ
ルから１Ｈルベルに変化すると、このインバータ回路１
３による遅延時間だけ遅れてその出力が”Ｌ”レベルと
なる。これによって、バイポーラトランジスタ１８およ
びＭＯＳ　トランジスタ１６がオン状態からオフ状態に
変化する。次に、インバータ回路１４の出力が所定時間
遅れて″Ｈルベルとなシ、バイポーラトランジスター５
およびＭＯＳ　トランジスタ１９がオフ状態からオン状
態に変化する。この時、インバータ回路１４から出力さ
れる“Ｈ”レベルの信号により貫通電流防止回路１７が
動作し、ＭＯＳ　トランジスタ１６のゲートを接地点に
接続する。従って、出力信号Ｄｏｕｔ　ｔｄ−”　Ｈ”
レベル、ＤｏｕｔＨ“Ｌ”レベルとなる。
次に、入力信号Ｄｉｎが′Ｈ”レベルがら″′Ｌ＃レベ
ルに変化すると、インバ〜り回路１３の出力が反転して
Ｈ”レベルとなる。これによって、々 バイポーラトランジスタ１８がオン状態となるとともに
、貫通電流防止回路２０によ、９　ＭＯＳ　トランジス
タ１９の？−）が接地されてこのＭＯＳ　トランジスタ
１９がオフ状態となる。この時、貫通電流防止回路１７
によシＭＯＳトランジスタ１６のゲートが接地されてい
るので、このＭＯＳ　トランジスタ１６はオフ状態が維
持される。次に、インバータ回路１４０串力が′Ｈ＃レ
ベルから′Ｌ”レベルに反転すると、バイポーラトラン
ジスタ１５がオフ状態となるとともに、貫通電流防止回
路１７が非動作状態となって、上記インバータ回路１３
の１■”レベルの出力によ、９　ＭＯＳ　トランジスタ
１６がオン状態となる。従って、出力信号ＤｏｕｔはＬ
”レベル、　Ｄｏｕｔは”Ｈ”レベルトナル。
このような構成によれば、出力信号Ｄｏｕｔ　、　Ｄｏ
ｕｔのスキー−を小さくできる。
以下、これについて上記第１図の回路の具体的な構成例
である第２図を参照して詳しく説明する。
第２図において、入力信号Ｄｉｎは、Ｐチャネル型のＭ
ＯＳ　）ランラスタ２ノとＮチャネル型のＭＯＳ　トラ
ンジスタ２２とから成るＣＭＯＳインバータ２３、Ｐチ
ャネル型のＭＯＳ　トランジスタ２４とＮチャネル型の
ＭＯＳ　トランジスタ２５とから成るＣＭＯＳインバー
タ２６．およびＰチャネル型ＭＯＳトランジスタ２７と
Ｎチャネル型ＭＯＳ　トランジスタ２８とから成るＣＭ
ＯＳインバータ２９の各入力端に供給される。上記ＣＭ
ＯＳインバータ２３−の出力端には、コレクタがそれぞ
れ電源ｖｅｃに接続されたＮＰＮ型のバイポーラトラン
ジスタ３０〜３２０ベース、およびＰチャネル型ＭＯＳ
トランジスタ３３とＮチャネル型ＭＯＳ　トランジスタ
３４とから成るＣＭＯＳインバータ３５の入力端がそれ
ぞれ接続される。上記ＣＭＯＳインバータ２６の出力端
には、上記バイポーラトランジスタ３０のエミッタ、お
よび一端が接地点ＧＮＤに接続されたＮチャネル型ＭＯ
Ｓ　トランジスタ３６のゲートがそれぞれ接続される。
また、上記ＣＭＯＳインバータ２９の出力端には、上記
バイポーラトランジスタ３１のエミッタ、Ｐチャネル型
ＭＯＳトランジスタ３７とＮチャネル型ＭＯＳ　トラン
ジスタ３８とから成るＣＭＯＳインバータ３９の入力端
、出力端子４０と接地点ＧＮＤ間に接続されたＮチャネ
ル型ＭＯＳ　トランジスタ４１のゲート、および一端が
上記出力端子４０に接続されたＮチャネル型ＭＯＳトラ
ンジスタ４２のｆ−）７ｒそれぞれ接続される。上記Ｃ
ＭＯＳインバータ３５−の出力端には、コレクタが電源
ｖｅｃにそれぞれ接続されたＮＰＮ型バイポーラトラン
ジスタ４３．４４のベース、および上記ＭＯＳトランジ
スタ４２の他端と接地点ＧＮＤ間に接続されたＮチャネ
／ｌ／型ＭＯＳトランジスタ４５のゲートがそれぞれ接
続される。上記ＣＭＯＳインバータ３９の出力端には、
上記バイポーラトランジスタ４３のエミッタ、出力端子
４６と接地点間に接続されたＮチャネル型ＭＯＳトラン
ジスタ４７のゲート、および上記ＭＯＳトランジスタ３
６の他端と出力端子４６間に接続され九Ｎチャネル型Ｍ
ＯＳトランジスタ４８のゲートがそれぞれ接続される。
上記バイポーラトランジスタ４４のエミッタには、コレ
クタが電源ｖｃｃに接続されたＮＰＮ型バイポーラトラ
ンジスタ４９のベースが接続されるとともに、抵抗５０
を介して出力端子４ｏが接続される。上記バイポーラト
ランジスタ４９のエミッタには、抵抗５１を介して出力
端子４ｏが接続される。この出力端子４０と接地点ＧＮ
Ｄ　ｌ’１４１　Ｋ−１← はＮＰＮ型バイポーラトランジスタ５２のコレクタ。
エミッタ間が接続され、このバイポーラトランジスタ５
２のベースには上記ＭＯＳトランジスタ４２と４５との
接続点が接続される。
また、上記バイポーラトランジスタ３２のエミッタには
、コレクタが電源ｖｃｃに接続されたＮＰＮ型パイ？−
ラトランシスタ５３のベースが接続されるとともに、抵
抗５４を介して出力端子４６が接続される。上記バイポ
ーラトランジスタ５３のエミッタには、抵抗５５を介し
て出力端子４６が接続される。この出力端子４６と接地
点ＧＮＤ間には、ＮＰＮ型バイポーラトランジスタ５６
のコレクタ、エミッタ間が接続され、このバイポーラト
ランジスタ５６のベースには上記ＭＯＳトランジスタ４
８と３６との接続点が接続される。そして、上記出力端
子４０から入力信号Ｄｉｎと同相の出力信号Ｄｏｕｔを
、上記出力端子４６から入力信号Ｄｌｎと逆相の出力信
号Ｄｏｕｔをそれぞれ得る。
カお、上記ＣＭＯＳインバータ２３．■、２９およびバ
イポーラトランジスタ３０．３１は、前記第１図におけ
るインバータ回路１３に対応し、上記ＣＭＯＳインバー
タ３５．３９およびバイポーラトランジスタ４３は前記
インバータ回路１４に対応している。また、ＭＯＳ　ト
ランジスタ４５は前記貫通電流防止回路１７に、ＭＯＢ
　トランジスタ３６は前記貫通電流防止回路２０にそれ
ぞれ対応している。さらに上記第２図の回路では、前記
第１図における串力段のバイポーラトランジスタ１５．
１８を、ダーリントン接続されたバイポーラトランジス
タ４４．４９および３２．５３でそれぞれ構成し、出力
段のＭＯＳ　トランジスタ１６．１９を、ＭＯＳ　トラ
ンジスタ４１．４２とバイポーラトランジスタ５２、お
よびＭＯＳ　トランジスタ４７．４８とバイポーラトラ
ンジスタ５６とによって構成している。
上記のような構成において、入力信号Ｄｉｎが“Ｈ”レ
ベルであると、各ＣＭＯＳインバータ２３゜２６．２９
の出力はそれぞれ“Ｌ”レベルとなる。　ｐ従って、バ
イポーラトランジスタ３０．３１がオフ状態と々シ、各
エミッタがＭＯＳ　トランジスタ２５あるいは２８を介
して接地点ＧＮＤに接続されるのでＭＯＳ　トランジス
タ３６．４１および４２もオフ状態となる。また、上記
ＣＭＯＳインバータ２３の″Ｌ２レベルの出力によｐ、
ＣＭＯＳインバータ３５の出力が”Ｈ”レベルとなると
ともに、上記ＣＭ）Ｓインバータ２９の“Ｌ＃レベルの
出力によシ、ＣＭＯＳインバータ３９の出力もＨ”レベ
ルとなる。
上記ＣＭＯＳインバータ３５のＨ”レベルの出力により
、バイポーラトランジスタ４３．４４がオン状態となり
、上記バイポーラトランジスタ４３のエミッタ電位はｖ
ｃｃ−■□まで上昇される。上記バイポーラトランジス
タ４３のエミッタ電位は、ＣＭＯＳインバータ３９のＭ
ＯＳ　トランジスタ３７を介して電源ｖｅｃに接続され
るので、さらに上昇されてｖｃｃレベルとなる。これに
よって、ＭＯＳ　トランジスタ４７．４８がオン状態と
なる。出力端子４６に負荷が接続されているとすると、
上記ＭＯＳトランジスタ４８のオン状態により、バイポ
ーラトランジスタ５６にベース電流が供給され、このバ
イプーラトランジスタ５６がオン状態となる。この１７
一 時、前述し友ように、バイポーラトランジスタ３２はオ
フ状態であるので、バイポーラトランジスタ５３もオフ
状態となシ、出力信号Ｄｏｕｔは“Ｌ＃レベルとなる。
また、前述したように、ＣＭＯＳインバータ３５の６Ｈ
”レベルの出力によりバイポーラトランジスタ４４がオ
ン状態となっているのでバイポーラトランジスタ４９が
オン状態となる。この時、上記ＣＭＯＳインバータ巳の
”Ｈ”レベルの出力によりＭＯＳ　トランジスタ４５が
オン状態となり、バイポーラトランジスタ５２はオフ状
態となる。従って、出力信号Ｄｏｕｔ　Ｆｌ　”　Ｈ”
レベルとなる。
一方、入力信号Ｄｉｎが″Ｌ＃レベルとなると、各ＣＭ
ＯＳインバータ２３，２６．２９の出力はそれぞれ″Ｈ
，＃レベルとなる。従って、バイポーラトランジスタ３
０．３１がオン状態となる。これによって、バイポーラ
トランジスタ３０．３１のエミッタ電位はそれぞれＶｃ
ｃ−Ｖ□まで上昇する。
上記各バイポーラトランジスタ３０．３１の各エミッタ
は、ＭＯＳ　トランジスタ２４あるいは２７を−１ト 介して電流ｖｃｃに接続されるので、さらに電位が上昇
されてＶｅｃレベルとなる。これによって、ＭＯＳ　ト
ランジスタ３６，４１．４２がオン状態となる。また、
上記ＣＭＯＳインバータ２３から出力されるＨ”レベル
の信号によシパイボーラトランジスタ３２．５３が順次
オン状態となるとともに、ＣＭＯＳインバータ３５の出
力が″Ｌ＃レベルとなる。
この時、上記ＣＭＯＳインバータリから出力される“Ｈ
＃レベルの信号により、ＣＭＯＳインバータリ（ＤａＢ
］４″′Ｌ＃レベルとなる。従って、バイポーラトラン
ジスタ４３，４４．４９およびＭＯＳ　トランジスタ４
５がオフ状態となるとともに、　ＭＯＳ　トランジスタ
４７．４８もオフ状態となる。出力端子４０に負荷が接
続されているものとすると、前記ＭＯＳトランジスタ４
２のオン状態により、バイポーラトランジスタ５２にベ
ース電流が供給され、このバイポーラトランジスタ５２
がオン状態となる。従って、出力信号Ｄｏｕｔは″Ｌ＃
レベルとなる。
また、前記ＭＯＳトランジスタ４８のオフ状態、３６の
オン状態によりバイポーラトランジスタ５６がオフ状態
となるので、出力信号口は”Ｈ“レベルとなる。
上記第２図に示し次回路に対し、５ＰＩＣＥシユミレー
シヨンプログラムによってシュミレーションを行なった
結果、出力信号Ｄｏｕｔ　、　Ｄ活ａ間のスキューは０
．２ｎｓ以下であシ、非常に小さいことを確認した。
［発明の効果］ 以上説明したようにこの発明によれば、バイポーラトラ
ンジスタとＭＯＳ　トランジスタとの複合回路構成で、
両極性の出力信号の遅延時間の差を小さくできるバッフ
ァ回路が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わるバッファ回路の概
略構成を示す図、第２図は上記第１図の回路の具体的な
構成例を示す図、第３図は従来のバッファ回路について
説明するための図である。 １３・・・第１のインバータ回路、１４・・・第２のイ
ンバータ回路、１５・・・第１のバイポーラトランジス
タ、１６・・・第１のＭＯＳ　トランジスタ、１７・・
・第１の貫通電流防止回路、１８・・・第２のバイポー
ラトランジスタ、１９・・・第２のＭＯＳ　トランジス
タ、２０・・・第２の貫通電流防止回路、Ｄｉｎ・・・
入力信号、Ｄｏｕｔ　＋−が晶１・・・出力信号、ｖｃ
ｃ・・・電源（第１の電位供給源）。

Claims (2)

    【特許請求の範囲】
  1. （１）入力信号が供給される第１のインバータ回路と、
    このインバータ回路の出力が供給される第２のインバー
    タ回路と、一端が第１の電位供給源に接続されベースに
    上記第２のインバータ回路の出力が供給される第１のバ
    イポーラトランジスタと、この第１のバイポーラトラン
    ジスタの他端と第２の電位供給源間に接続されゲートに
    上記第１のインバータ回路の出力が供給される第１のＭ
    ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
    ゲートと第２の電位供給源間に設けられ上記第２のイン
    バータ回路の出力で制御される第１の貫通電流防止回路
    と、一端が第１の電位供給源に接続されベースに上記第
    １のインバータ回路の出力が供給される第２のバイポー
    ラトランジスタと、この第２のバイポーラトランジスタ
    の他端と第２の電位供給源間に接続されゲートに上記第
    ２のインバータ回路の出力が供給される第２のＭＯＳト
    ランジスタと、上記第２のＭＯＳトランジスタのゲート
    と第２の電位供給源間に設けられ上記第１のインバータ
    回路の出力信号で制御される第２の貫通電流防止回路と
    を具備することを特徴とするバッファ回路。
  2. （２）入力信号がそれぞれ供給される第１ないし第３の
    ＣＭＯＳインバータと、ベースが上記第１ＣＭＯＳイン
    バータの出力端に接続されコレクタが第１の電位供給源
    に接続されエミッタが上記第２ＣＭＯＳインバータの出
    力端に接続される第１のバイポーラトランジスタと、ベ
    ースが上記第１ＣＭＯＳインバータの出力端に接続され
    コレクタが第１の電位供給源に接続されエミッタが上記
    第３ＣＭＯＳインバータの出力端に接続される第２のバ
    イポーラトランジスタと、上記第１のＣＭＯＳインバー
    タの出力端に入力端が接続される第４のＣＭＯＳインバ
    ータと、上記第３ＣＭＯＳインバータの出力端に入力端
    が接続される第５のＣＭＯＳインバータと、ベースが上
    記第４ＣＭＯＳインバータの出力端に接続されるととも
    にエミッタが上記第５ＣＭＯＳインバータの出力端に接
    続されコレクタが第１の電位供給源に接続される第３の
    バイポーラトランジスタと、ベースが上記第４ＣＭＯＳ
    インバータの出力端に接続されコレクタが第１の電位供
    給源に接続される第４のバイポーラトランジスタと、こ
    の第４バイポーラトランジスタのエミッタと第１の出力
    端子間に接続される第１の抵抗と、ベースが上記第４バ
    イポーラトランジスタのエミッタに接続されコレクタが
    第１の電位供給源に接続される第５のバイポーラトラン
    ジスタと、この第６バイポーラトランジスタのエミッタ
    と上記第１の出力端子間に接続される第２の抵抗と、上
    記第１の出力端子と第２の電位供給源間に接続されゲー
    トが上記第３ＣＭＯＳインバータの出力端に接続される
    第１のＭＯＳトランジスタと、一端が上記第１の出力端
    子に接続されゲートが上記第３ＣＭＯＳインバータの出
    力端に接続される第２のＭＯＳトランジスタと、この第
    ２ＭＯＳトランジスタの他端と第２の電位供給源間に接
    続されゲートが上記第４ＣＭＯＳインバータの出力端に
    接続される第３のＭＯＳトランジスタと、ベースが上記
    第２ＭＯＳトランジスタと第３ＭＯＳトランジスタとの
    接続点に接続されコレクタが第１の出力端子に接続され
    エミッタが第２の電位供給源に接続される第６のバイポ
    ーラトランジスタと、ベースが上記第１ＣＭＯＳインバ
    ータの出力端に接続されコレクタが第１の電位供給源に
    接続される第７のバイポーラトランジスタと、この第７
    バイポーラトランジスタのエミッタと第２の出力端子間
    に接続される第３の抵抗と、ベースが上記第７バイポー
    ラトランジスタのエミッタに接続されコレクタが第１の
    電位供給源に接続される第８のバイポーラトランジスタ
    と、この第８バイポーラトランジスタのエミッタと第２
    の出力端子間に接続される第４の抵抗と、上記第２の出
    力端子と第２の電位供給源間に接続されゲートが上記第
    ５ＣＭＯＳインバータの出力端に接続される第４のＭＯ
    Ｓトランジスタと、一端が上記第２の出力端子に接続さ
    れゲートが上記第５ＣＭＯＳインバータの出力端に接続
    される第５のＭＯＳトランジスタと、この第５ＭＯＳト
    ランジスタの他端と第２の電位供給源間に接続されゲー
    トが上記第２ＣＭＯＳインバータの出力端に接続される
    第６のＭＯＳトランジスタと、ベースが上記第５ＭＯＳ
    トランジスタと第６ＭＯＳトランジスタとの接続点に接
    続されコレクタが上記第２の出力端子に接続されエミッ
    タが第２の電位供給源に接続される第９のバイポーラト
    ランジスタとを具備し、上記第１の出力端子から入力信
    号と同相の出力信号を得、上記第２の出力端子から入力
    信号と逆相の出力信号を得ることを特徴とするバッファ
    回路。
JP61072904A 1986-03-31 1986-03-31 バツフア回路 Granted JPS62230221A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61072904A JPS62230221A (ja) 1986-03-31 1986-03-31 バツフア回路
DE8787102142T DE3769822D1 (de) 1986-03-31 1987-02-16 Pufferschaltung.
EP87102142A EP0239762B1 (en) 1986-03-31 1987-02-16 Buffer circuit
US07/015,038 US4783604A (en) 1986-03-31 1987-02-17 Buffer circuit for outputting signals of different polarities
KR1019870002951A KR910001882B1 (ko) 1986-03-31 1987-03-30 버퍼회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61072904A JPS62230221A (ja) 1986-03-31 1986-03-31 バツフア回路

Publications (2)

Publication Number Publication Date
JPS62230221A true JPS62230221A (ja) 1987-10-08
JPH052014B2 JPH052014B2 (ja) 1993-01-11

Family

ID=13502801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61072904A Granted JPS62230221A (ja) 1986-03-31 1986-03-31 バツフア回路

Country Status (5)

Country Link
US (1) US4783604A (ja)
EP (1) EP0239762B1 (ja)
JP (1) JPS62230221A (ja)
KR (1) KR910001882B1 (ja)
DE (1) DE3769822D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991000650A1 (en) * 1989-06-26 1991-01-10 Eastman Kodak Company Bi-cmos clock driver with reduced crossover current
JPH03154293A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
JPH05114293A (ja) * 1991-08-30 1993-05-07 Mitsubishi Electric Corp 半導体集積回路装置
FR2686469A1 (fr) * 1992-01-20 1993-07-23 Matra Mhs Etage de sortie ttl-cmos pour circuit integre.

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839537A (en) * 1986-11-29 1989-06-13 Kabushiki Kaisha Toshiba BicMO logic circuit
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
JPH01184694A (ja) * 1988-01-11 1989-07-24 Fujitsu Ltd 信号線切り替え回路
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
GB2234872B (en) * 1989-08-03 1994-04-06 Plessey Co Plc High speed CMOS differential interface circuits
US5250856A (en) * 1989-12-28 1993-10-05 North American Philips Corp. Differential input buffer-inverters and gates
US5140174A (en) * 1991-01-25 1992-08-18 Hewlett-Packard Co. Symmetric edge true/complement buffer/inverter and method therefor
US5270580A (en) * 1991-07-29 1993-12-14 Fujitsu Limited Pulse generator circuit for producing simultaneous complementary output pulses
US5491432A (en) * 1992-08-07 1996-02-13 Lsi Logic Corporation CMOS Differential driver circuit for high offset ground
DE69407471T2 (de) * 1993-04-19 1998-06-18 Koninkl Philips Electronics Nv BiCMOS Gegentaktleistungstreiber mit geringer Phasenverschiebung
JP2947042B2 (ja) * 1993-12-28 1999-09-13 日本電気株式会社 低位相差差動バッファ
US7322645B2 (en) * 2003-09-29 2008-01-29 Roizen Forrest L Bicycle seat rail clamping shafts and mounting systems
US7378876B2 (en) * 2006-03-14 2008-05-27 Integrated Device Technology, Inc. Complementary output inverter

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291247A (en) * 1977-12-14 1981-09-22 Bell Telephone Laboratories, Incorporated Multistage logic circuit arrangement
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
US4495426A (en) * 1981-12-24 1985-01-22 Texas Instruments Incorporated Low power inverter circuit
US4479216A (en) * 1982-12-22 1984-10-23 At&T Bell Laboratories Skew-free clock circuit for integrated circuit chip
JPS60142618A (ja) * 1983-12-28 1985-07-27 Hitachi Ltd 入力バツフア回路
JPH07107973B2 (ja) * 1984-03-26 1995-11-15 株式会社日立製作所 スイツチング回路
US4625126A (en) * 1984-06-29 1986-11-25 Zilog, Inc. Clock generator for providing non-overlapping clock signals
US4618786A (en) * 1984-08-13 1986-10-21 Thomson Components - Mostek Corporation Precharge circuit for enhancement mode memory circuits
JPS6159909A (ja) * 1984-08-30 1986-03-27 Nippon Telegr & Teleph Corp <Ntt> 相補性信号形成回路
US4678940A (en) * 1986-01-08 1987-07-07 Advanced Micro Devices, Inc. TTL compatible merged bipolar/CMOS output buffer circuits
US4649295A (en) * 1986-01-13 1987-03-10 Motorola, Inc. BIMOS logic gate
US4701642A (en) * 1986-04-28 1987-10-20 International Business Machines Corporation BICMOS binary logic circuits

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991000650A1 (en) * 1989-06-26 1991-01-10 Eastman Kodak Company Bi-cmos clock driver with reduced crossover current
JPH03154293A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
JP2793296B2 (ja) * 1989-11-10 1998-09-03 株式会社東芝 半導体装置
JPH05114293A (ja) * 1991-08-30 1993-05-07 Mitsubishi Electric Corp 半導体集積回路装置
US6141269A (en) * 1991-08-30 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device using BiCMOS technology
US6314037B1 (en) 1991-08-30 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device using BiCMOS technology
FR2686469A1 (fr) * 1992-01-20 1993-07-23 Matra Mhs Etage de sortie ttl-cmos pour circuit integre.
US5361004A (en) * 1992-01-20 1994-11-01 Matra Mhs TTL-CMOS output stage for an integrated circuit

Also Published As

Publication number Publication date
DE3769822D1 (de) 1991-06-13
EP0239762B1 (en) 1991-05-08
EP0239762A2 (en) 1987-10-07
US4783604A (en) 1988-11-08
EP0239762A3 (en) 1989-02-08
KR870009528A (ko) 1987-10-27
KR910001882B1 (ko) 1991-03-28
JPH052014B2 (ja) 1993-01-11

Similar Documents

Publication Publication Date Title
JPS62230221A (ja) バツフア回路
JPH04242317A (ja) レベル変換回路
KR930004351B1 (ko) 레벨 변환회로
JP2591981B2 (ja) アナログ電圧比較器
JPH03158018A (ja) 入力回路
JP3256283B2 (ja) 同時相補出力パルスを生成するためのパルス発生器回路
US7161395B2 (en) Static frequency divider with low power supply
JP2001127615A (ja) 分割レベル論理回路
JPH07226670A (ja) Ｃｍｏｓレベルシフト回路
JP2947042B2 (ja) 低位相差差動バッファ
JPH0581088B2 (ja)
JPS593882B2 (ja) 差動増幅器
JPH04301921A (ja) インバータ回路
JPS6033734A (ja) レベルシフト回路
JPS62200821A (ja) 半導体集積回路
JPH02295309A (ja) 半導体装置
JPH0434327B2 (ja)
JPS63301612A (ja) バッファ回路
JPH03256295A (ja) 増幅回路
JPH05218743A (ja) Ｃｍｏｓ水晶発振回路
JPH05268055A (ja) 半導体装置
JPH0683055B2 (ja) レベル・シフタ−回路
JPH0486119A (ja) バッファ回路
JPH04178014A (ja) 出力バッファ回路
JPS59151511A (ja) 差動増幅器