JP2591981B2 - アナログ電圧比較器 - Google Patents
アナログ電圧比較器Info
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- JP2591981B2 JP2591981B2 JP63113425A JP11342588A JP2591981B2 JP 2591981 B2 JP2591981 B2 JP 2591981B2 JP 63113425 A JP63113425 A JP 63113425A JP 11342588 A JP11342588 A JP 11342588A JP 2591981 B2 JP2591981 B2 JP 2591981B2
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- JP
- Japan
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- transistor
- terminal
- inverter circuit
- voltage
- input terminal
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ電圧比較器、特にNMOS回路を用いた
アナログ電圧比較器に関する。
アナログ電圧比較器に関する。
NMOS回路は高速、高回路密度の特性を有し、それ故高
速のディジタル応用に有用である。アナログ電圧比較器
は、２つのアナログ電圧を比較し、どちらの電圧が大き
いかを決定し、ディジタル結果を与えるので、高速ディ
ジタル応用に有用である。しかし、NMOSトランジスタは
ゲインが低く、電圧範囲が限定され、また相補型PMOSト
ランジスタは利用できないので、NMOS技術とともに用い
るのに適したアナログ電圧比較器を形成することは困難
であった。従来のNMOSアナログ電圧比較器は、多ステー
ジ差動増幅器と複合レベルシフト回路を用いて形成して
いたが、応答時間が長かった。また、従来の比較器は別
個の電源が必要であった。結局、従来のものでは、アナ
ログ比較用に用いたときには効率が悪く、低速であっ
た。
速のディジタル応用に有用である。アナログ電圧比較器
は、２つのアナログ電圧を比較し、どちらの電圧が大き
いかを決定し、ディジタル結果を与えるので、高速ディ
ジタル応用に有用である。しかし、NMOSトランジスタは
ゲインが低く、電圧範囲が限定され、また相補型PMOSト
ランジスタは利用できないので、NMOS技術とともに用い
るのに適したアナログ電圧比較器を形成することは困難
であった。従来のNMOSアナログ電圧比較器は、多ステー
ジ差動増幅器と複合レベルシフト回路を用いて形成して
いたが、応答時間が長かった。また、従来の比較器は別
個の電源が必要であった。結局、従来のものでは、アナ
ログ比較用に用いたときには効率が悪く、低速であっ
た。
本発明の実施例によれば、NMOSインバータの第１継続
接続対は、アナログ入力電圧に応答し、スイッチングし
きい値電圧に従ってデジタル出力を発生する。このスイ
チングしきい値電圧は第１縦続接続対に整合した第２の
整合縦続接続NMOSインバータ対によって、基準電圧入力
によって制御される。生じる出力電圧は、基準電圧と入
力電圧との関係に依存し、NMOSバッチからのパラメータ
変化や、広範囲の動作状態にわたる温度変化には依存し
ない。本発明によるNMOSアナログ電圧比較器は効率が良
く、高速で、非常に安定している。
接続対は、アナログ入力電圧に応答し、スイッチングし
きい値電圧に従ってデジタル出力を発生する。このスイ
チングしきい値電圧は第１縦続接続対に整合した第２の
整合縦続接続NMOSインバータ対によって、基準電圧入力
によって制御される。生じる出力電圧は、基準電圧と入
力電圧との関係に依存し、NMOSバッチからのパラメータ
変化や、広範囲の動作状態にわたる温度変化には依存し
ない。本発明によるNMOSアナログ電圧比較器は効率が良
く、高速で、非常に安定している。
第１図は、本発明の一実施例によるアナログ比較器の
概略図であり、第１の縦続接続インバータ対と、これに
整合した第２の縦続接続インバータ対より構成される。
第１の縦続接続インバータ対は、第１のインバータであ
る、デプレッション型トランジスタ７とエンハンスメン
ト型トランジスタ３の直列回路と、第２のインバータで
ある、デプレッション型トランジスタ８とエンハンスメ
ント型トランジスタ４の直列回路とからなる。トランジ
スタ８のゲートおよびソースはトランジスタ４のドレイ
ンに接続される。トランジスタ８のドレインは電源電圧
VDDに接続され、トランジスタ４のソースは接地され
る。この構成は普通のインバータである。
概略図であり、第１の縦続接続インバータ対と、これに
整合した第２の縦続接続インバータ対より構成される。
第１の縦続接続インバータ対は、第１のインバータであ
る、デプレッション型トランジスタ７とエンハンスメン
ト型トランジスタ３の直列回路と、第２のインバータで
ある、デプレッション型トランジスタ８とエンハンスメ
ント型トランジスタ４の直列回路とからなる。トランジ
スタ８のゲートおよびソースはトランジスタ４のドレイ
ンに接続される。トランジスタ８のドレインは電源電圧
VDDに接続され、トランジスタ４のソースは接地され
る。この構成は普通のインバータである。
トランジスタ４のゲートはトランジスタ７のソースお
よびトランジスタ３のドレインに接続される。トランジ
スタ７のドレインは電源VDDに接続される。トランジス
タ３のソースは接地される。アナログ入力電圧VINはト
ランジスタ３のゲートに印加され、他方、出力はトラン
ジスタ４のドレインで取出される。この縦続接続インバ
ータ対のスイッチングしきい値はトランジスタ７のゲー
トの電圧VBによって制御され、このしきい値は回路の残
りの要素の動作によって基準入力電圧VREFに等しくされ
る。
よびトランジスタ３のドレインに接続される。トランジ
スタ７のドレインは電源VDDに接続される。トランジス
タ３のソースは接地される。アナログ入力電圧VINはト
ランジスタ３のゲートに印加され、他方、出力はトラン
ジスタ４のドレインで取出される。この縦続接続インバ
ータ対のスイッチングしきい値はトランジスタ７のゲー
トの電圧VBによって制御され、このしきい値は回路の残
りの要素の動作によって基準入力電圧VREFに等しくされ
る。
第２の縦続接続インバータ対は電圧VBを制御し、よっ
て第１の縦続接続インバータ対のスイッチングしきい値
を調整する。第２の縦続接続インバータ対は、第３のイ
ンバータ（エンハンスメント型トランジスタ２とデプレ
ッション型トランジスタ６の直列回路）および第４のイ
ンバータ（エンハンスメント型トランジスタ１とデプレ
ッション型トランジスタ５との直列回路）からなる。ト
ランジスタ６のソースおよびゲートはトランジスタ２の
ドレインに接続される。トランジスタ６のドレインは電
源VDDに接続される。トランジスタ２のソースは接地さ
れる。トランジスタ５のソースはトランジスタ１のドレ
インおよびトランジスタ２のゲートに接続される。トラ
ンジスタ５のドレインは電源VDDに接続される。トラン
ジスタ１のソースは接地される。基準電圧VREFはトラン
ジスタ１のゲートに印加される。出力電圧VBはトランジ
スタ５のゲートにも印加される。
て第１の縦続接続インバータ対のスイッチングしきい値
を調整する。第２の縦続接続インバータ対は、第３のイ
ンバータ（エンハンスメント型トランジスタ２とデプレ
ッション型トランジスタ６の直列回路）および第４のイ
ンバータ（エンハンスメント型トランジスタ１とデプレ
ッション型トランジスタ５との直列回路）からなる。ト
ランジスタ６のソースおよびゲートはトランジスタ２の
ドレインに接続される。トランジスタ６のドレインは電
源VDDに接続される。トランジスタ２のソースは接地さ
れる。トランジスタ５のソースはトランジスタ１のドレ
インおよびトランジスタ２のゲートに接続される。トラ
ンジスタ５のドレインは電源VDDに接続される。トラン
ジスタ１のソースは接地される。基準電圧VREFはトラン
ジスタ１のゲートに印加される。出力電圧VBはトランジ
スタ５のゲートにも印加される。
トランジスタ５のゲートを第３のインバータの出力に
接続する構成はフィードバック接続である。周知のよう
に、素子が適当に特性付けられる場合、フィードバック
によって、第４のインバータがその“線形”またはスイ
ッチング領域にバイアスされるようにトランジスタ５の
電流が調整され、出力電圧VBが電源VDDと接地のほぼ中
間になる。
接続する構成はフィードバック接続である。周知のよう
に、素子が適当に特性付けられる場合、フィードバック
によって、第４のインバータがその“線形”またはスイ
ッチング領域にバイアスされるようにトランジスタ５の
電流が調整され、出力電圧VBが電源VDDと接地のほぼ中
間になる。
電圧VBはトランジスタ７（トランジスタ５と同じ）の
ゲートにも印加される。さらに、トランジスタ３はトラ
ンジスタ１と同じであり、トランジスタ４はトランジス
タ２と同じであり、トランジスタ８はトランジスタ６と
同じである。この対称性のために、入力電圧VINが基準
電圧VREFと等しいとき、出力電圧VOUTは出力電圧VBと等
しくなり、トランジスタ４、８で構成された比較器出力
インバータはその“線形”またはスイッチング領域にバ
イアスされる。したがって、比較器出力VOUTは入力電圧
VINが基準電圧VREFと等しいときに状態を変えるであろ
う。
ゲートにも印加される。さらに、トランジスタ３はトラ
ンジスタ１と同じであり、トランジスタ４はトランジス
タ２と同じであり、トランジスタ８はトランジスタ６と
同じである。この対称性のために、入力電圧VINが基準
電圧VREFと等しいとき、出力電圧VOUTは出力電圧VBと等
しくなり、トランジスタ４、８で構成された比較器出力
インバータはその“線形”またはスイッチング領域にバ
イアスされる。したがって、比較器出力VOUTは入力電圧
VINが基準電圧VREFと等しいときに状態を変えるであろ
う。
上述したように、第３、第４のインバータにおけるフ
ィードバックのために、本発明の回路は、集積回路製造
中に生じた要素パラメータの変化や温度変化を自動的に
補償する。回路の正しい動作は、対になっているトラン
ジスタのパラメータの精密な整合（これは集積回路内で
容易に実現できる）にのみ依存する。
ィードバックのために、本発明の回路は、集積回路製造
中に生じた要素パラメータの変化や温度変化を自動的に
補償する。回路の正しい動作は、対になっているトラン
ジスタのパラメータの精密な整合（これは集積回路内で
容易に実現できる）にのみ依存する。
また、実施例における信号遅延は、信号路が第１、第
２のインバータだけからなるため非常に小さくなる。
２のインバータだけからなるため非常に小さくなる。
第１図は本発明によるアナログ電圧比較器の回路図であ
る。
る。
Claims (3)
- 【請求項１】第２入力端に基準電圧が印加された第４イ
ンバータ回路と、 前記第４インバータ回路の第１入力端に出力端および第
１入力端が接続され、 前記第４インバータ回路の出力端に第２入力端が接続さ
れた第３インバータ回路と、 前記第３インバータ回路の出力端に第１入力端が接続さ
れ、入力電圧信号が第２入力端に印加された第１インバ
ータ回路と、 前記第１インバータ回路の出力端に第２入力端が接続さ
れ、第１入力端と出力端とが接続された第２インバータ
回路と、 を備えて成り、前記基準電圧と前記入力電圧信号との比
較結果を前記第２インバータ回路の出力端から出力する
アナログ電圧比較器。 - 【請求項２】前記各インバータ回路が、 前記第１入力端としてのゲート端子と、ソース端子と、
電源電圧が印加されたドレイン端子とを有する第１トラ
ンジスタ手段と、 前記第２入力端としてのゲート端子と、前記第１トラン
ジスタ手段のソース端子に接続され該接続点を前記出力
端とするドレイン端子と、接地されたソース端子とを有
する第２トランジスタ手段と、 を備えて成る請求項（１）記載のアナログ電圧比較器。 - 【請求項３】前記第１トランジスタ手段がデプレッショ
ン型NMOSトランジスタであり、前記第２トランジスタ手
段がエンハンスメント型NMOSトランジスタであることを
特徴とする請求項（２）記載のアナログ電圧比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48164 | 1987-05-11 | ||
| US07/048,164 US4812681A (en) | 1987-05-11 | 1987-05-11 | NMOS analog voltage comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288512A JPS63288512A (ja) | 1988-11-25 |
| JP2591981B2 true JP2591981B2 (ja) | 1997-03-19 |
Family
ID=21953065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113425A Expired - Lifetime JP2591981B2 (ja) | 1987-05-11 | 1988-05-10 | アナログ電圧比較器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4812681A (ja) |
| EP (1) | EP0291191A1 (ja) |
| JP (1) | JP2591981B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4335684A1 (de) * | 1993-10-20 | 1995-04-27 | Deutsche Aerospace | Treiberschaltung zur Erzeugung einer Schaltspannung |
| KR950012079A (ko) * | 1993-10-29 | 1995-05-16 | 발도르프, 옴케 | 집적 비교기 회로 |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| JP3597281B2 (ja) * | 1995-11-28 | 2004-12-02 | 株式会社ルネサステクノロジ | 電位検出回路及び半導体集積回路 |
| EP0840452B1 (en) | 1996-10-30 | 2001-07-18 | STMicroelectronics S.r.l. | Voltage comparator including at least an insulated gate MOS transistor and analogic/digital converters using the same |
| US8878511B2 (en) * | 2010-02-04 | 2014-11-04 | Semiconductor Components Industries, Llc | Current-mode programmable reference circuits and methods therefor |
| US8188785B2 (en) | 2010-02-04 | 2012-05-29 | Semiconductor Components Industries, Llc | Mixed-mode circuits and methods of producing a reference current and a reference voltage |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
| JP6392603B2 (ja) | 2013-09-27 | 2018-09-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102454533B1 (ko) | 2021-01-12 | 2022-10-14 | 연세대학교 산학협력단 | 스트레처블 디스플레이 구동 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532438A (en) | 1981-07-31 | 1985-07-30 | Siemens Aktiengesellschaft | Monolithically integrable MOS-comparator circuit |
| US4544853A (en) | 1982-02-06 | 1985-10-01 | Itt Industries, Inc. | Integrated comparator circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333025A (en) * | 1978-03-13 | 1982-06-01 | Texas Instruments Incorporated | N-Channel MOS comparator |
| US4318013A (en) * | 1979-05-01 | 1982-03-02 | Motorola, Inc. | High voltage detection circuit |
| US4380707A (en) * | 1980-05-16 | 1983-04-19 | Motorola, Inc. | Transistor-transistor logic input buffer circuit with power supply/temperature effects compensation circuit |
| EP0139078B1 (en) * | 1980-06-24 | 1989-01-25 | Nec Corporation | Amplifier transistor circuit |
| US4603267A (en) * | 1984-03-12 | 1986-07-29 | General Motors Corporation | Low offset single ended MOS comparator |
-
1987
- 1987-05-11 US US07/048,164 patent/US4812681A/en not_active Expired - Fee Related
-
1988
- 1988-04-26 EP EP88303736A patent/EP0291191A1/en not_active Withdrawn
- 1988-05-10 JP JP63113425A patent/JP2591981B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532438A (en) | 1981-07-31 | 1985-07-30 | Siemens Aktiengesellschaft | Monolithically integrable MOS-comparator circuit |
| US4617549A (en) | 1981-07-31 | 1986-10-14 | Siemens Aktiengesellschaft | Monolithically integrable MOS-comparator circuit |
| US4544853A (en) | 1982-02-06 | 1985-10-01 | Itt Industries, Inc. | Integrated comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0291191A1 (en) | 1988-11-17 |
| JPS63288512A (ja) | 1988-11-25 |
| US4812681A (en) | 1989-03-14 |
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