JPS62229972A

JPS62229972A - 化合物半導体装置およびその製造方法

Info

Publication number: JPS62229972A
Application number: JP7124686A
Authority: JP
Inventors: Shinichiro Takatani; 信一郎高谷; Toshiyuki Usagawa; 利幸宇佐川; Masayoshi Kobayashi; 正義小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-10-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、化合物半導体トランジスタに係り。

特に高速化、低雑音化に好適なオーミック電極を有する
化合物半導体装置およびその製造方法に関するものであ
る。

〔従来の技術〕

化合物半導体電界効果トランジスタ、例えばＧａＡｓ　
ＭＥＳＦＥＴまたはＡＱ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ
　Ａ　ｓ等のヘテロ接合を利用した電界効果型トランジ
スタにおけるオーミック電極形成には、Ａ　ｕ　Ｇ　ｅ
合金を使用し、化合物半導体層とのアロイ工程を行う技
術が最も一般的に使用されている。このほか、ｎ＋のゲ
ルマニウム（ｎ”Ｇｅ）層をオーミック電極用金属層下
部に接触して配置することにより、アロイ工程を用いず
にオーミック接触を得る方法が知られている（特開昭６
Ｏ−８４８８２）　。

〔発明が解決しようとする問題点〕

上記電界効果型トランジスタの高速化、低雑、音化には
、ソース側のオーミック電極の接触抵抗Ｒｅおよびソー
ス・ゲート間の抵抗Ｒ’ｓ（シリーズ抵抗）の和で与え
られるソース抵抗Ｒｓ（＝Ｒｃ＋Ｒ’ｓ）を最小にする
ことが望まれる＠Ｒ’ｓを低減させるには、オーミック
電極・ゲート電極間の距離（Ｉ、ｓ）を短かくすればよ
い、しかしＡ　ｕ　Ｇ　ｅは化学的エツチングが困難で
あるため、その加工には通常リソグラフィによりバタン
形成したのち、リフトオフを行う手法がとられるが。

上記手法では微細構造を再現性よく加工するのが難しく
、Ｌｓの低減が困難である。さらにアロイ工程の際にオ
ーミック電極下の半導体層が変成し。

低抵抗になってしまい、ゲート耐圧が劣化したり。

基板電流が流れやすくなるなどの問題点がある６またｎ
”Ｇｅ層を用いた場合は、Ｇｅとオーミック電極用金属
およびＧ　ａ　Ａ　ｓ等の下部半導体層との界面に、伝
導電子に対してポテンシャル障壁が存在するために、十
分低い接触抵抗が得られないという問題点があった。本
発明の目的は、上記従来技術の問題点を解決する新しい
オーミック電極構造を有する化合物半導体装置およびそ
の製造方法を得ることである。

〔問題点を解決するための手段〕

本発明の要点は、オーミック電極と接触する化合物半導
体の最上層部をインジウムひ化ガリウム（Ｉ　ｎｘＧａ
ｌ−ｘＡｓ）とすることにより、接触抵抗Ｒｅが低く、
かつオーミック電極がゲートｉ’ｔｔｔｉに対し自己整
合的に隣接して配置されたソース抵抗Ｒｓが低い高速の
化合物導体装置を実現したもので、上記は、化合物半導
体の最上層部にインジウムδ化ガリウム層を設けること
により、上記電極金属の下部半導体層に対する接触抵抗
が小さくなるという現象を、化合物半導体トランジスタ
に応用して寄生抵抗の低減をはかったものである。

本発明の詳細を荊、Ｇａ、−アＡｓ／ＧａＡｓヘテロ接
合を利用した電界効果型トランジスタ（ＨＥＡＴ）に実
施した場合について、第１図を用いて説明する。第１図
において、１は半絶縁性Ｇ　ａ　Ａ　ｓ基板、２はＧ　
ａ　Ａ　ｓ層であり、３はＡｎｙＧ　ａ　１−　ｙ　Ａ
　ｓ層である。通常、ＧａＡｓ層２はアンドープ、ＡＱ
　、　Ｇ　ａエーアＡｓ層３はｎ型にドープされており
、上記ＧａＡｓ層２とＡＩＬｙＧａｔ−ｙＡｓ　Ｍ　ａ
との界面に２次元電子層が形成されている。４はｎ型Ｉ
ｎｘＧａ１−ｘＡｓ層である。ただし、混晶比ＸはＡｌ
ｌ　ｙ　Ｇ　ａ　１−　ｙ　Ａ　８層３との界面近傍で
はｘ　〜Ｏ。

ＧａＡｓ３板１との界面近傍では０．８くｘ≦１となっ
ている（　Ｊ　、　Ｍ　、　Ｗｏｏｄａｌｌ　ｅｔ　ａ
ｌ、ジャーナル・オブ・バキュームサイエンス・アンド
・テクノロジー（Ｊｏｕｒｎａｌ　ｏｆ　Ｖａｃｕｕｍ
　５ｃｉｅｎｃｅ　ａｎｄＴｅｃｈｎｏｌｏｇｙ）　１
９（３）、　　（１０８１）　ｐ、６２６〜ｐ、６２７
）。

なお、５はソースおよびドレイン電極、６はゲート電極
である。ここで、ソースおよびドレイン電極５は、ゲー
ト電極６に対し自己整合的に隣接して形成されている。

つぎに上記構造を有する電界効果型トランジスタの製造
方法を、第２図を用いて説明する。半絶縁性ＧａＡｓ基
板１にアンドープＧ　ａ　Ａ　ｓ層２、ｎ型Ａ（ｌ　ｙ
　Ｇ　ａ　ｚ　−ｙ　Ａ　ｓ層３を第２図（ａ）のよう
に順次成長させ、ついでｎ型もしくはｎゝ型のＩｎｘＧ
　ａｔ−Ｘ　Ａ　８層４を成長させ、さらに、ソース・
ドレイン電極用金属層５を第２図（ｂ）に示すように堆
積させる。ただし、Ｉｎ、、Ｇａ１−ｘＡｓ層４の混晶
比Ｘはｎ型ＡｆｉｙＧａ１−２Ａｓ層３との接合近傍で
ｘ〜０、上記電極用金属層５との接合近傍で０．８くｘ
≦１になるようにする。ついで開口部を有するレジスト
パタン７を形成し、上記開口部の電極用金属層５および
ＩｎｘＧａ、−ｘＡｓ層４を除去したのち、ゲート電極
用金属層６を第２図（ｃ）に示すように堆積する。最後
に開口部以外の金属層６をレジスト７とともにリフトオ
フすることにより、第１図に示したような電界効果型ト
ランジスタが完成する。

つぎに本発明をＧａＡｓ　ＭＥＳＦＥＴに実施した場合
について、第３図を用いて説明する。第３図（ａ）に示
すように、半絶縁性ＧａＡｓ基板１にｐ型ＧａＡｓ層１
１、ｎ型Ｇ　ａ　Ａ　ｓ層１２およびｎ型Ｍ　Ｇ　ａ　
Ａ　ｓ層１３を形成する。ついでＩ　ｎｘ　Ｇ　ａｌ−
Ｘ　Ａ　ｓ層４およびソース・ドレイン電極用金属層５
を第３図（ｂ）に示すように形成する。ただし、Ｉｎｘ
Ｇａ１−、Ａｓ層４の混晶比Ｘは、ｎ型Ａａ　Ｇ　ａ　
Ａ　ｓ層１３との接合付近でｘ〜０、電極用金属層５と
の接合付近で０．８（＝ｘ≦１にする。ついで開口部を
有するレジストパタン７を形成し、上記開口部のＩｎｘ
Ｇａ１−ｘＡｓ層４、電極用金属層５およびｎ型Ｍ　Ｇ
　ａＡｓＡｌＢ１２去したのち、ゲート電極用金属６を
第３図（Ｑ）に示すように堆積する。最後に、上記開口
部以外の金属層６をレジストとともにリフトオフするこ
とにより、第３図（ｄ）に示すようにＧａＡｓ　ＭＥ　
Ｓ　Ｆ　Ｅ　Ｔが完成する。

〔作用〕

上記第１図および第３図（ｄ）において、ＩｎｘＧ　ａ
ｘ　−ｘ　Ａ　ｓ層４の混晶比Ｘは、Ａ１１ｙＧａ１−
ｙＡｓＡｓＦ３はｎ型Ａ（ｌ　Ｇ　ａ　Ａ　ｓ層１３と
の接合近傍でｘ〜０とすることにより、上記Ｍ　、　Ｇ
　ａよ一２Ａｓ層３またはｎ型ＡＭ　Ｇ　ａ　Ａ　ｓ層
１３との界面における伝導帯ギャップを最小にし、さら
にＡａｙＧａｌ−ｙＡｓＡｓＦ３界面における欠陥が少
ない良好なエピタキシャル膜の形成を可能にする。また
、ＩｎｘＧａよ−８Ａｓ層４の混晶比Ｘは、ソース・ド
レイン電極用金属層５との接合近傍では０．８くｘ≦１
となっている。したがって、伝導電子に対する障壁、い
わゆるショットキ障壁の高さは〜ＯｅＶになる。そのた
め、ソース・ドレイン電極５は、アロイなどの熱工程を
行わずに、下部の半導体層と極めて接触抵抗が低いオー
ミック接合を形成することができる。さらに第２図およ
び第３図に示したような工程にもとづいて電界効果型ト
ランジスタを形成した場合には、ソース・ドレイン電極
５をゲート電極６に対して、非常に近接して自己整合的
に形成することができる。その結果、シリーズ抵抗Ｒ’
ｓを低減することができ、高速、かつ低雑音の素子を実
現することが可能である。

ここで、第１図に示した本発明によるＦＥＴと、第４図
に一例として示した従来のＧａＡｓＭＥＳＦＥＴとのソ
ース抵抗Ｒｓを比較する。第４図の従来例においては、
Ｒｓは次式で与えられる。

Ｒｓ＝Ｒｃ＋Ｒ’ｓＲ’ｓ＝ρ５−Ｌｓ／ＷＲｃｗ　ＦＩ）Ｔ／Ｗただし、Ｒ’ｓはソース・ゲート間のシリーズ抵抗、Ｒ
ｅはソース電極の接触抵抗であり、ρＳはｎ＋層２０の
シート抵抗、ｐｃはソース電極の接触比抵抗、Ｌｓはソ
ース・ゲート間距離、Ｗはゲート幅である＠ｎ”Ａ２０
とゲート間のシリーズ抵抗およびｎ”Ａ２０とｎ１１１
２間の接触抵抗は考慮しない。ここでｎ＋層２０をＧ　
ａ　Ａ　ｓとし、ソース電極５をＡ　ｕ　Ｇ　ｅ系の金
属をリフトオフ加工した場合の典型的な値として ρ５＝２００Ω／口Ｌｓ＝２１ＭＷ＝１０１！ｍとする、この場合Ｒ’５＝＝２０Ω Ｒｓ≧２０Ω となる、実際の素子では、上記Ｒｓの他にｎ＋に対する
Ａ　ｕ　Ｇ　ｅ電極の接触抵抗Ｒｅが加算される。

一方、ｎ＋層２０としてｎ”　Ｇｅを用いた場合は、か
りにＬｓ＝　０　（Ｒ’ｓ＝　Ｏ）としてもＲｓ＝Ｒｃ
＝１７Ω となる二ただし、ここでＲｃｗ　１．４　Ｘ　１０−”
Ωｄ（第４５回応用物理学会講演会予稿集、　ｐ５４９
）とした。

ところが１本発明によるとＬｓ＝Ｏ１すなわちＲ’ｓ＝
Ｏであり、かつｐｃの値は〜３Ｘ１０−’Ωｄ程度にな
るのでＲｓ＝Ｒｃ基８Ω となり、従来に較べてＲｓの値を２分の１以下に低減す
ることができる。

また、ＩｎＧａＡｓは下部半導体層としてＡＩＬ　Ｇ　
ａＡｓと接した場合に、塩素系のガスを使用することに
より、上記Ａａ　Ｇ　ａ　Ａ　ｓに選択的にドライエッ
チングすることが可能であるため、加工性に非常にすぐ
れている。

また、本発明ではアロイ工程を必要としない。

従来のアロイまたはシンタリング等の熱工程による金属
材料の拡散を必要とするオーミック接合形式では、ソー
ス・ドレイン電極の下部および周辺部に低抵抗層が形成
されるため、上記ソース・ドレイン電極をゲート電極に
隣接して形成した場合、ゲート耐圧が劣化し、基板電流
が流れやすくなるためチャネル長が短かくなった場合に
、短チヤネル効果をひきおこすなどの問題点があった。

しかし、本発明ではアロイ工程を必要としないので。

上記の問題点を回避することができる。その他。

アロイ工程における熱処理の際における素子の他の部分
の劣化を防止できる。また、ソース・ドレイン電極はリ
フトオフ工程を必要とせず、極めて単純な工程で自己整
合的に形成できるなどのすぐれた特徴を有する。

なお、第１図および第２図に示したＡａＧａＡｓ／Ｇ　
ａ　Ａ　ｓヘテロ接合を利用した電界効果型トランジス
タに実施した場合、Ｉｎ、Ｇａ□−ｘＡｓ層４より下層
の構造は多少異ってもよい。例えばＭ　Ｇ　ａ　Ａ　ｓ
層３のｎ型ドープは、深さ方向に不均一であってもよい
。さらに、ＦＥＴのしきい値電圧が異るＦＥＴを同一ウ
ェハ上に形成する目的で、上記ＭＧａＡｓ層３をＧａＡ
ｓとＡｌｌ　Ｇ　ａ　Ａ　ｓとの多層構造にした場合も
同じである。この場合は、レジスト開口部のエツチング
の際に、Ａｌｌ　Ｇ　ａ　Ａ　ｓ層３の一部もエツチン
グされることになる。

また、第３図に示したＧａＡｓ　ＭＥＳＦＥＴに実施し
た場合は、ｐ型Ｇ　ａ　Ａ　ｓ層は本発明と直接関係が
なく、省いてもよい、また、ＡＱ　Ｇ　ａ　Ａ　ｓ層１
３は、レジスト開口部をエツチングする際の上層部に対
するストッパとして作用するが、省いてもよく、また上
記開口部のエツチングの際に、ＭＧａＡｓ、１１３はエ
ツチングせずに残してもよい。

〔実施例〕

つぎに本発明による実施例を図面とともにさらに詳しく
説明する。第１図および第２図（ａ）〜（ｃ）は１本発
明による第１実施例として、ＭｙＧａ、−、Ａｓ　／Ｇ
ａＡｓヘテロ接合を有する電界効果トランジスタおよび
製造工程を示す断面図、第３図（ａ）〜（ｄ）は本発明
による第２実施例で、ＧａＡｓＭＥＳＦＥＴに実施した
場合の製造工程を示す断面図である。第１図および第２
図（ａ）において、半絶縁性Ｇ　ａ　Ａ　ｓ基板１上に
、例えばＭＢＥ法によりｐ　−（〜５　Ｘ　１０”ａｍ
−″）ＧａＡｓ層２を約１１Ｍ成長させる。つづいてｎ
型＾（Ｌ、Ｇａニー２Ａｓ（通常ｙは０．２から０．３
の範囲で用いられる）層３を成長させる。−ｎ型不純物
の濃度は２Ｘ１０”（！ｍ−”程度、膜厚は５０ｎａ＋
程度とする。ついでＩｎｘＧａよ−ｘＡｓ層４、ソース
・ドレイン電極用金属層５を第２図（ｂ）のように堆積
する。ただし、ＩｎｘＧａ１−、Ａｓ層４の混晶比Ｘは
、ｎ型Ａａ。

Ｇａ１−、Ａｓ層３との接合近傍でｘ　”　Ｏ、ソース
・ドレイン電極用金属層５との接合近傍で０．８に＝ｘ
≦１とし、全体の膜厚は２００ｎｍとし、濃度約５×１
０”ｃｓ−’でＳＬをドープした。上記混晶比Ｘはほぼ
連続的に変化させる必要があるが、その変化の割合は特
に均一でなくてもよい。例えば始めにｘ〜０の層を１０
０ｎ量程度成長させたのち、徐々にＸを増加させてもよ
い、電極用金属Ｍ！Ｉ５のソース・ドレイン電極用金属
の種類は何でもよく、本実施例では膜厚１１００ｎのア
ルミラム（Ａｌｌ）とした。ついで、メサエ志グにより
素子間分離を行ったのち、ゲートパタンに相当する開口
部を有するレジストパタン７を形成し、上記開口部にお
ける電極用金属層５およびＩｎｘＧａ１−ｘＡｓ層４を
化学エツチングにより除去したのち、ゲート電極用金属
６を第２図（ｃ）に示すように堆積する。ゲート電極用
金属６はＡｕ／　Ｐｔ／　Ｔｉ　（１００ｎａ＋／　５
０ｎｍ／　５０ｎｍ）とした。最後に開口部以外の上記
金属層６を、レジスト７とともにリフトオフすることに
より第１図に示すような電界効果型トランジスタを完成
した。上記実施例によれば、ソース・ドレイン電極をゲ
ート電極に対し非常に近接して自己整合的に形成するこ
とができ、また接触抵抗Ｒｅも極めて小さいため（〜３
Ｘ１０””Ωｄ）ソース抵抗Ｒｓを低減でき、高速、低
雑音の素子を実現することができる。従来のアロイ工程
を必要とするソース。

ドレイン電極を用いた場合、上記電極をゲート電極に近
づけた場合にゲート耐圧が劣化し、ゲート下に基板電流
が流れ易くなり、また、アロイ工程における熱工程の際
に素子の他の部分が劣化するなどの問題点があったが１
本発明ではアロイ工程を必要としないので、上記の問題
点を回避することができ、またＩｎＧａＡｓはＭ　Ｇ　
ａ　Ａ　ｓに対し選択的に除去できるので１本実施例に
示したような高速の素子を安定して製作することができ
る。

なお、本実施例では、Ａｎ　Ｇ　ａ　Ａ　ｓ層を均一に
ｎ型ドープした従来型のＨＥＭＴについて示したが。

このほかゲート耐圧を向上させるＡｆｌ　Ｇ　ａ　Ａ　
ｓ　／　Ｇ　ａＡｓ接合の２次元電子ガスの易動度を向
上させる等の目的で、　ＡＱ　Ｇ　ａ　Ａ　ｓ層の一部
をアンドープにした場合も全く同様である。またＦＥＴ
のしきい値電圧が異るＦＥＴを同一ウェハ上に形成する
目的で、Ａｍ　Ｇ　ａ　Ａ　ｓ層をＧ　ａ　Ａ　ｓ層と
Ａａ　Ｇ　ａ　Ａ　ｓ層との多層に置きかえた場合も同
様である。

つぎに第３図に示す第２実施例では、第３図（ａ）に示
すように、半絶縁性ＧａＡｓ基板１にｐ型Ｇ　ａ　Ａ　
ｓ層１１　（〜Ｉ　Ｘｌ０１７ａｎ−’　Ｂｅ　ドープ
、膜厚〜ＩＩＩｍ）、ｎ型ＧａＡｓ層１２　（〜５　Ｘ
　１０”３−”、Ｓｉ　ドープ、膜厚〜１０１００ｎお
よびｎ型ｎＧａＡｓ層１３　（〜５　Ｘ　１０１０１７
ａ’、Ｓｉ　ドープ、ｉ厚〜３０ｎｍ）をそれぞれ形成
する。ついでＩｎｘＧ　ａｘ　−ｘ　Ａ　ｓ層４、ソー
ス・ドレイン電極用金属層５を第３図（ｂ）に示すよう
に形成する。ただし工ｎＸＧａ、−、Ａｓ層の混晶比Ｘ
は゛、ｎ型ＡＱ　Ｇ　ａ　Ａ　５Ｎ１３との接合近傍で
ｘ　＝　Ｏ、ソース・ドレイン電極用金属層５との接合
近傍０．８（ｘ≦１とし、膜厚は２００止とする。つい
でメサエッチングで素子間分離を行ったのち、ゲートバ
タンに相当する開口部を有するレジストパタン７を形成
し、上記開口部における電極用金属層５およびＩｎｘＧ
ａ１−ｘＡｓ層４を、ｎ型ｕ　Ｇ　ａ　Ａ　８層１３を
ストッパとして除去し、さらにｎ型Ｍ　Ｇ　ａ　Ａ　８
層１３を除去したのち、ゲート電極用金属６としてＡｕ
／Ｐｔ／Ｔｉ（１００ｎｍ／　５０ｎｍ／　５０ｎｍ）
を第３図（ｃ）に示すように堆積する。最後に開口部以
外の金属層６をレジストとともにリフトオフすることに
より、第３図（ｄ）に示したようにＧａＡｓ　ＭＥ　Ｓ
　Ｆ　Ｅ　Ｔが完成する。

本実施例によれば、第１実施例の場合と同様に、ソース
ドレイン電極５をゲート電極６に非常に近接して自己整
合的に形成することができ、しかも。

接触抵抗が低いため、ソース抵抗Ｒｓを低減することが
でき、高速、低雑音の素子を製作することができる。な
お１本実施例におけるＡａＧ＆ＡｓＷＩ１３は、ゲート
開口部のエツチングの際にＩ　ｎｘＧａｌ−ｘＡｓ層４
およびソース・ドレイン電極用金属７７９５に対するス
トッパとして作用するが、上記開口部のエツチングの際
にＡａ　Ｇ　ａ　Ａ　８層１３を残してもよい。また、
上記ＡａＧａＡｓ　ＪＦｌ１３はアンドープでもよい。

〔発明の効果〕

上記のように本発明による化合物半導体装置およびその
製造方法は、オーミック電極用金属層と、該金属層下部
の主要半導体層との中間に、インジウムひ化ガリウム層
を設けたことにより、ソースおよびドレイン電極の接触
抵抗Ｒｃが極めて低く。

ソースおよびドレイン電極がゲート電極に対し自己整合
的に隣接して配置されるため、シリーズ抵抗Ｒ’ｓが低
く、その結果ソース抵抗Ｒｓ　（＝Ｒｃ＋Ｒ’ｓ）を低
減でき、しかも、ソースおよびドレイン電極下の半導体
層に劣化を生じないため、高速かつ低雑音の化合物半導
体電界効果トランジスタを安定して製造することができ
る。

【図面の簡単な説明】

第１図は本発明による化合物半導体装置の第１実施例を
示す断面図、第２図（ａ）〜（ｃ）は上記実施例の製造
工程をそれぞれ示す断面図、第３図は本発明の第２実施
例における製造工程をそれぞれ示す断面図、第４図は従
来のＧａＡｓＭＥＳＦＥＴの構造例を示す斜視図である
。１・・・Ｇ　ａ　Ａ　ｓ基板　　　　２・・−アンドー
プＧ　ａ　Ａ　ｓ層３　、１３−−・ＡａＧａＡｓ層　
４−Ｉ　ｎｘＧａｌ−ｘＡｓ層５・・・ソースドレイン
電極金属６・・・ゲート電極用金属　１１・・・ｐ型Ｇ　ａ　Ａ
　ｓ層１２−ｎ型Ｇ　ａ　Ａ　ｓ層

Claims

【特許請求の範囲】１、オーミック電極用金属層と、該金属層下部の主要半
導体層との中間に、インジウムひ化ガリウム（Ｉｎ＿ｘ
Ｇａ＿１＿−＿ｘＡｓ）層を設けた化合物半導体装置。２、上記インジウムひ化ガリウム層は、該インジウムひ
化ガリウム層の混晶比ｘを、上記オーミック電極用金属
層側で０．８≦ｘ≦１とし、かつ主要半導体層との接合
近傍でｘ〜０であることを特徴とする特許請求の範囲第
１項に記載した化合物半導体装置。３、上記化合物半導体装置は、電界効果型トランジスタ
であることを特徴とする特許請求の範囲第１項に記載し
た化合物半導体装置。４、電界効果型トランジスタにおける活性層を形成する
工程と、上記活性層の上部にＩｎ＿ｘＧａ＿１＿−＿ｘ
Ａｓ層を形成する工程と、上記Ｉｎ＿ｘＧａ＿１＿−＿
ｘＡｓ層の上部に接してソースおよびドレイン用金属層
を形成する工程と、上記ソースおよびドレイン用金属層
の上部に、ゲートパタンに相当する開口部を有するレジ
スト層を形成する工程と、上記レジスト層開口部におけ
るソースおよびドレイン電極用金属ならびにＩｎ＿ｘＧ
ａ＿１＿−＿ｘＡｓ層を除去する工程と、ゲート電極用
金属層を被着したのち、上記レジスト層上のゲート電極
用金属層をレジスト層とともに除去する工程とを含む化
合物半導体装置の製造方法。