JPS62229972A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPS62229972A JPS62229972A JP7124686A JP7124686A JPS62229972A JP S62229972 A JPS62229972 A JP S62229972A JP 7124686 A JP7124686 A JP 7124686A JP 7124686 A JP7124686 A JP 7124686A JP S62229972 A JPS62229972 A JP S62229972A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体トランジスタに係り。
特に高速化、低雑音化に好適なオーミック電極を有する
化合物半導体装置およびその製造方法に関するものであ
る。
化合物半導体装置およびその製造方法に関するものであ
る。
化合物半導体電界効果トランジスタ、例えばGaAs
MESFETまたはAQ G a A s / G a
A s等のヘテロ接合を利用した電界効果型トランジ
スタにおけるオーミック電極形成には、A u G e
合金を使用し、化合物半導体層とのアロイ工程を行う技
術が最も一般的に使用されている。このほか、n+のゲ
ルマニウム(n”Ge)層をオーミック電極用金属層下
部に接触して配置することにより、アロイ工程を用いず
にオーミック接触を得る方法が知られている(特開昭6
O−84882) 。
MESFETまたはAQ G a A s / G a
A s等のヘテロ接合を利用した電界効果型トランジ
スタにおけるオーミック電極形成には、A u G e
合金を使用し、化合物半導体層とのアロイ工程を行う技
術が最も一般的に使用されている。このほか、n+のゲ
ルマニウム(n”Ge)層をオーミック電極用金属層下
部に接触して配置することにより、アロイ工程を用いず
にオーミック接触を得る方法が知られている(特開昭6
O−84882) 。
上記電界効果型トランジスタの高速化、低雑、音化には
、ソース側のオーミック電極の接触抵抗Reおよびソー
ス・ゲート間の抵抗R’s(シリーズ抵抗)の和で与え
られるソース抵抗Rs(=Rc+R’s)を最小にする
ことが望まれる@R’sを低減させるには、オーミック
電極・ゲート電極間の距離(I、s)を短かくすればよ
い、しかしA u G eは化学的エツチングが困難で
あるため、その加工には通常リソグラフィによりバタン
形成したのち、リフトオフを行う手法がとられるが。
、ソース側のオーミック電極の接触抵抗Reおよびソー
ス・ゲート間の抵抗R’s(シリーズ抵抗)の和で与え
られるソース抵抗Rs(=Rc+R’s)を最小にする
ことが望まれる@R’sを低減させるには、オーミック
電極・ゲート電極間の距離(I、s)を短かくすればよ
い、しかしA u G eは化学的エツチングが困難で
あるため、その加工には通常リソグラフィによりバタン
形成したのち、リフトオフを行う手法がとられるが。
上記手法では微細構造を再現性よく加工するのが難しく
、Lsの低減が困難である。さらにアロイ工程の際にオ
ーミック電極下の半導体層が変成し。
、Lsの低減が困難である。さらにアロイ工程の際にオ
ーミック電極下の半導体層が変成し。
低抵抗になってしまい、ゲート耐圧が劣化したり。
基板電流が流れやすくなるなどの問題点がある6またn
”Ge層を用いた場合は、Geとオーミック電極用金属
およびG a A s等の下部半導体層との界面に、伝
導電子に対してポテンシャル障壁が存在するために、十
分低い接触抵抗が得られないという問題点があった。本
発明の目的は、上記従来技術の問題点を解決する新しい
オーミック電極構造を有する化合物半導体装置およびそ
の製造方法を得ることである。
”Ge層を用いた場合は、Geとオーミック電極用金属
およびG a A s等の下部半導体層との界面に、伝
導電子に対してポテンシャル障壁が存在するために、十
分低い接触抵抗が得られないという問題点があった。本
発明の目的は、上記従来技術の問題点を解決する新しい
オーミック電極構造を有する化合物半導体装置およびそ
の製造方法を得ることである。
本発明の要点は、オーミック電極と接触する化合物半導
体の最上層部をインジウムひ化ガリウム(I nxGa
l−xAs)とすることにより、接触抵抗Reが低く、
かつオーミック電極がゲートi’tttiに対し自己整
合的に隣接して配置されたソース抵抗Rsが低い高速の
化合物導体装置を実現したもので、上記は、化合物半導
体の最上層部にインジウムδ化ガリウム層を設けること
により、上記電極金属の下部半導体層に対する接触抵抗
が小さくなるという現象を、化合物半導体トランジスタ
に応用して寄生抵抗の低減をはかったものである。
体の最上層部をインジウムひ化ガリウム(I nxGa
l−xAs)とすることにより、接触抵抗Reが低く、
かつオーミック電極がゲートi’tttiに対し自己整
合的に隣接して配置されたソース抵抗Rsが低い高速の
化合物導体装置を実現したもので、上記は、化合物半導
体の最上層部にインジウムδ化ガリウム層を設けること
により、上記電極金属の下部半導体層に対する接触抵抗
が小さくなるという現象を、化合物半導体トランジスタ
に応用して寄生抵抗の低減をはかったものである。
本発明の詳細を荊、Ga、−アAs/GaAsヘテロ接
合を利用した電界効果型トランジスタ(HEAT)に実
施した場合について、第1図を用いて説明する。第1図
において、1は半絶縁性G a A s基板、2はG
a A s層であり、3はAnyG a 1− y A
s層である。通常、GaAs層2はアンドープ、AQ
、 G aエーアAs層3はn型にドープされており
、上記GaAs層2とAILyGat−yAs M a
との界面に2次元電子層が形成されている。4はn型I
nxGa1−xAs層である。ただし、混晶比XはAl
l y G a 1− y A 8層3との界面近傍で
はx 〜O。
合を利用した電界効果型トランジスタ(HEAT)に実
施した場合について、第1図を用いて説明する。第1図
において、1は半絶縁性G a A s基板、2はG
a A s層であり、3はAnyG a 1− y A
s層である。通常、GaAs層2はアンドープ、AQ
、 G aエーアAs層3はn型にドープされており
、上記GaAs層2とAILyGat−yAs M a
との界面に2次元電子層が形成されている。4はn型I
nxGa1−xAs層である。ただし、混晶比XはAl
l y G a 1− y A 8層3との界面近傍で
はx 〜O。
GaAs3板1との界面近傍では0.8くx≦1となっ
ている( J 、 M 、 Woodall et a
l、ジャーナル・オブ・バキュームサイエンス・アンド
・テクノロジー(Journal of Vacuum
5cience andTechnology) 1
9(3)、 (1081) p、626〜p、627
)。
ている( J 、 M 、 Woodall et a
l、ジャーナル・オブ・バキュームサイエンス・アンド
・テクノロジー(Journal of Vacuum
5cience andTechnology) 1
9(3)、 (1081) p、626〜p、627
)。
なお、5はソースおよびドレイン電極、6はゲート電極
である。ここで、ソースおよびドレイン電極5は、ゲー
ト電極6に対し自己整合的に隣接して形成されている。
である。ここで、ソースおよびドレイン電極5は、ゲー
ト電極6に対し自己整合的に隣接して形成されている。
つぎに上記構造を有する電界効果型トランジスタの製造
方法を、第2図を用いて説明する。半絶縁性GaAs基
板1にアンドープG a A s層2、n型A(l y
G a z −y A s層3を第2図(a)のよう
に順次成長させ、ついでn型もしくはnゝ型のInxG
at−X A 8層4を成長させ、さらに、ソース・
ドレイン電極用金属層5を第2図(b)に示すように堆
積させる。ただし、In、、Ga1−xAs層4の混晶
比Xはn型AfiyGa1−2As層3との接合近傍で
x〜0、上記電極用金属層5との接合近傍で0.8くx
≦1になるようにする。ついで開口部を有するレジスト
パタン7を形成し、上記開口部の電極用金属層5および
InxGa、−xAs層4を除去したのち、ゲート電極
用金属層6を第2図(c)に示すように堆積する。最後
に開口部以外の金属層6をレジスト7とともにリフトオ
フすることにより、第1図に示したような電界効果型ト
ランジスタが完成する。
方法を、第2図を用いて説明する。半絶縁性GaAs基
板1にアンドープG a A s層2、n型A(l y
G a z −y A s層3を第2図(a)のよう
に順次成長させ、ついでn型もしくはnゝ型のInxG
at−X A 8層4を成長させ、さらに、ソース・
ドレイン電極用金属層5を第2図(b)に示すように堆
積させる。ただし、In、、Ga1−xAs層4の混晶
比Xはn型AfiyGa1−2As層3との接合近傍で
x〜0、上記電極用金属層5との接合近傍で0.8くx
≦1になるようにする。ついで開口部を有するレジスト
パタン7を形成し、上記開口部の電極用金属層5および
InxGa、−xAs層4を除去したのち、ゲート電極
用金属層6を第2図(c)に示すように堆積する。最後
に開口部以外の金属層6をレジスト7とともにリフトオ
フすることにより、第1図に示したような電界効果型ト
ランジスタが完成する。
つぎに本発明をGaAs MESFETに実施した場合
について、第3図を用いて説明する。第3図(a)に示
すように、半絶縁性GaAs基板1にp型GaAs層1
1、n型G a A s層12およびn型M G a
A s層13を形成する。ついでI nx G al−
X A s層4およびソース・ドレイン電極用金属層5
を第3図(b)に示すように形成する。ただし、Inx
Ga1−、As層4の混晶比Xは、n型Aa G a
A s層13との接合付近でx〜0、電極用金属層5と
の接合付近で0.8(=x≦1にする。ついで開口部を
有するレジストパタン7を形成し、上記開口部のInx
Ga1−xAs層4、電極用金属層5およびn型M G
aAsAlB12去したのち、ゲート電極用金属6を
第3図(Q)に示すように堆積する。最後に、上記開口
部以外の金属層6をレジストとともにリフトオフするこ
とにより、第3図(d)に示すようにGaAs ME
S F E Tが完成する。
について、第3図を用いて説明する。第3図(a)に示
すように、半絶縁性GaAs基板1にp型GaAs層1
1、n型G a A s層12およびn型M G a
A s層13を形成する。ついでI nx G al−
X A s層4およびソース・ドレイン電極用金属層5
を第3図(b)に示すように形成する。ただし、Inx
Ga1−、As層4の混晶比Xは、n型Aa G a
A s層13との接合付近でx〜0、電極用金属層5と
の接合付近で0.8(=x≦1にする。ついで開口部を
有するレジストパタン7を形成し、上記開口部のInx
Ga1−xAs層4、電極用金属層5およびn型M G
aAsAlB12去したのち、ゲート電極用金属6を
第3図(Q)に示すように堆積する。最後に、上記開口
部以外の金属層6をレジストとともにリフトオフするこ
とにより、第3図(d)に示すようにGaAs ME
S F E Tが完成する。
上記第1図および第3図(d)において、InxG a
x −x A s層4の混晶比Xは、A11yGa1−
yAsAsF3はn型A(l G a A s層13と
の接合近傍でx〜0とすることにより、上記M 、 G
aよ一2As層3またはn型AM G a A s層
13との界面における伝導帯ギャップを最小にし、さら
にAayGal−yAsAsF3界面における欠陥が少
ない良好なエピタキシャル膜の形成を可能にする。また
、InxGaよ−8As層4の混晶比Xは、ソース・ド
レイン電極用金属層5との接合近傍では0.8くx≦1
となっている。したがって、伝導電子に対する障壁、い
わゆるショットキ障壁の高さは〜OeVになる。そのた
め、ソース・ドレイン電極5は、アロイなどの熱工程を
行わずに、下部の半導体層と極めて接触抵抗が低いオー
ミック接合を形成することができる。さらに第2図およ
び第3図に示したような工程にもとづいて電界効果型ト
ランジスタを形成した場合には、ソース・ドレイン電極
5をゲート電極6に対して、非常に近接して自己整合的
に形成することができる。その結果、シリーズ抵抗R’
sを低減することができ、高速、かつ低雑音の素子を実
現することが可能である。
x −x A s層4の混晶比Xは、A11yGa1−
yAsAsF3はn型A(l G a A s層13と
の接合近傍でx〜0とすることにより、上記M 、 G
aよ一2As層3またはn型AM G a A s層
13との界面における伝導帯ギャップを最小にし、さら
にAayGal−yAsAsF3界面における欠陥が少
ない良好なエピタキシャル膜の形成を可能にする。また
、InxGaよ−8As層4の混晶比Xは、ソース・ド
レイン電極用金属層5との接合近傍では0.8くx≦1
となっている。したがって、伝導電子に対する障壁、い
わゆるショットキ障壁の高さは〜OeVになる。そのた
め、ソース・ドレイン電極5は、アロイなどの熱工程を
行わずに、下部の半導体層と極めて接触抵抗が低いオー
ミック接合を形成することができる。さらに第2図およ
び第3図に示したような工程にもとづいて電界効果型ト
ランジスタを形成した場合には、ソース・ドレイン電極
5をゲート電極6に対して、非常に近接して自己整合的
に形成することができる。その結果、シリーズ抵抗R’
sを低減することができ、高速、かつ低雑音の素子を実
現することが可能である。
ここで、第1図に示した本発明によるFETと、第4図
に一例として示した従来のGaAsMESFETとのソ
ース抵抗Rsを比較する。第4図の従来例においては、
Rsは次式で与えられる。
に一例として示した従来のGaAsMESFETとのソ
ース抵抗Rsを比較する。第4図の従来例においては、
Rsは次式で与えられる。
Rs=Rc+R’s
R’s=ρ5−Ls/W
Rcw FI)T/W
ただし、R’sはソース・ゲート間のシリーズ抵抗、R
eはソース電極の接触抵抗であり、ρSはn+層20の
シート抵抗、pcはソース電極の接触比抵抗、Lsはソ
ース・ゲート間距離、Wはゲート幅である@n”A20
とゲート間のシリーズ抵抗およびn”A20とn111
2間の接触抵抗は考慮しない。ここでn+層20をG
a A sとし、ソース電極5をA u G e系の金
属をリフトオフ加工した場合の典型的な値として ρ5=200Ω/口 Ls=21M W=101!m とする、この場合 R’5==20Ω Rs≧20Ω となる、実際の素子では、上記Rsの他にn+に対する
A u G e電極の接触抵抗Reが加算される。
eはソース電極の接触抵抗であり、ρSはn+層20の
シート抵抗、pcはソース電極の接触比抵抗、Lsはソ
ース・ゲート間距離、Wはゲート幅である@n”A20
とゲート間のシリーズ抵抗およびn”A20とn111
2間の接触抵抗は考慮しない。ここでn+層20をG
a A sとし、ソース電極5をA u G e系の金
属をリフトオフ加工した場合の典型的な値として ρ5=200Ω/口 Ls=21M W=101!m とする、この場合 R’5==20Ω Rs≧20Ω となる、実際の素子では、上記Rsの他にn+に対する
A u G e電極の接触抵抗Reが加算される。
一方、n+層20としてn” Geを用いた場合は、か
りにLs= 0 (R’s= O)としてもRs=Rc
=17Ω となる二ただし、ここでRcw 1.4 X 10−”
Ωd(第45回応用物理学会講演会予稿集、 p549
)とした。
りにLs= 0 (R’s= O)としてもRs=Rc
=17Ω となる二ただし、ここでRcw 1.4 X 10−”
Ωd(第45回応用物理学会講演会予稿集、 p549
)とした。
ところが1本発明によるとLs=O1すなわちR’s=
Oであり、かつpcの値は〜3X10−’Ωd程度にな
るので Rs=Rc基8Ω となり、従来に較べてRsの値を2分の1以下に低減す
ることができる。
Oであり、かつpcの値は〜3X10−’Ωd程度にな
るので Rs=Rc基8Ω となり、従来に較べてRsの値を2分の1以下に低減す
ることができる。
また、InGaAsは下部半導体層としてAIL G
aAsと接した場合に、塩素系のガスを使用することに
より、上記Aa G a A sに選択的にドライエッ
チングすることが可能であるため、加工性に非常にすぐ
れている。
aAsと接した場合に、塩素系のガスを使用することに
より、上記Aa G a A sに選択的にドライエッ
チングすることが可能であるため、加工性に非常にすぐ
れている。
また、本発明ではアロイ工程を必要としない。
従来のアロイまたはシンタリング等の熱工程による金属
材料の拡散を必要とするオーミック接合形式では、ソー
ス・ドレイン電極の下部および周辺部に低抵抗層が形成
されるため、上記ソース・ドレイン電極をゲート電極に
隣接して形成した場合、ゲート耐圧が劣化し、基板電流
が流れやすくなるためチャネル長が短かくなった場合に
、短チヤネル効果をひきおこすなどの問題点があった。
材料の拡散を必要とするオーミック接合形式では、ソー
ス・ドレイン電極の下部および周辺部に低抵抗層が形成
されるため、上記ソース・ドレイン電極をゲート電極に
隣接して形成した場合、ゲート耐圧が劣化し、基板電流
が流れやすくなるためチャネル長が短かくなった場合に
、短チヤネル効果をひきおこすなどの問題点があった。
しかし、本発明ではアロイ工程を必要としないので。
上記の問題点を回避することができる。その他。
アロイ工程における熱処理の際における素子の他の部分
の劣化を防止できる。また、ソース・ドレイン電極はリ
フトオフ工程を必要とせず、極めて単純な工程で自己整
合的に形成できるなどのすぐれた特徴を有する。
の劣化を防止できる。また、ソース・ドレイン電極はリ
フトオフ工程を必要とせず、極めて単純な工程で自己整
合的に形成できるなどのすぐれた特徴を有する。
なお、第1図および第2図に示したAaGaAs/G
a A sヘテロ接合を利用した電界効果型トランジス
タに実施した場合、In、Ga□−xAs層4より下層
の構造は多少異ってもよい。例えばM G a A s
層3のn型ドープは、深さ方向に不均一であってもよい
。さらに、FETのしきい値電圧が異るFETを同一ウ
ェハ上に形成する目的で、上記MGaAs層3をGaA
sとAll G a A sとの多層構造にした場合も
同じである。この場合は、レジスト開口部のエツチング
の際に、All G a A s層3の一部もエツチン
グされることになる。
a A sヘテロ接合を利用した電界効果型トランジス
タに実施した場合、In、Ga□−xAs層4より下層
の構造は多少異ってもよい。例えばM G a A s
層3のn型ドープは、深さ方向に不均一であってもよい
。さらに、FETのしきい値電圧が異るFETを同一ウ
ェハ上に形成する目的で、上記MGaAs層3をGaA
sとAll G a A sとの多層構造にした場合も
同じである。この場合は、レジスト開口部のエツチング
の際に、All G a A s層3の一部もエツチン
グされることになる。
また、第3図に示したGaAs MESFETに実施し
た場合は、p型G a A s層は本発明と直接関係が
なく、省いてもよい、また、AQ G a A s層1
3は、レジスト開口部をエツチングする際の上層部に対
するストッパとして作用するが、省いてもよく、また上
記開口部のエツチングの際に、MGaAs、113はエ
ツチングせずに残してもよい。
た場合は、p型G a A s層は本発明と直接関係が
なく、省いてもよい、また、AQ G a A s層1
3は、レジスト開口部をエツチングする際の上層部に対
するストッパとして作用するが、省いてもよく、また上
記開口部のエツチングの際に、MGaAs、113はエ
ツチングせずに残してもよい。
つぎに本発明による実施例を図面とともにさらに詳しく
説明する。第1図および第2図(a)〜(c)は1本発
明による第1実施例として、MyGa、−、As /G
aAsヘテロ接合を有する電界効果トランジスタおよび
製造工程を示す断面図、第3図(a)〜(d)は本発明
による第2実施例で、GaAsMESFETに実施した
場合の製造工程を示す断面図である。第1図および第2
図(a)において、半絶縁性G a A s基板1上に
、例えばMBE法によりp −(〜5 X 10”am
−″)GaAs層2を約11M成長させる。つづいてn
型^(L、Gaニー2As(通常yは0.2から0.3
の範囲で用いられる)層3を成長させる。−n型不純物
の濃度は2X10”(!m−”程度、膜厚は50na+
程度とする。ついでInxGaよ−xAs層4、ソース
・ドレイン電極用金属層5を第2図(b)のように堆積
する。ただし、InxGa1−、As層4の混晶比Xは
、n型Aa。
説明する。第1図および第2図(a)〜(c)は1本発
明による第1実施例として、MyGa、−、As /G
aAsヘテロ接合を有する電界効果トランジスタおよび
製造工程を示す断面図、第3図(a)〜(d)は本発明
による第2実施例で、GaAsMESFETに実施した
場合の製造工程を示す断面図である。第1図および第2
図(a)において、半絶縁性G a A s基板1上に
、例えばMBE法によりp −(〜5 X 10”am
−″)GaAs層2を約11M成長させる。つづいてn
型^(L、Gaニー2As(通常yは0.2から0.3
の範囲で用いられる)層3を成長させる。−n型不純物
の濃度は2X10”(!m−”程度、膜厚は50na+
程度とする。ついでInxGaよ−xAs層4、ソース
・ドレイン電極用金属層5を第2図(b)のように堆積
する。ただし、InxGa1−、As層4の混晶比Xは
、n型Aa。
Ga1−、As層3との接合近傍でx ” O、ソース
・ドレイン電極用金属層5との接合近傍で0.8に=x
≦1とし、全体の膜厚は200nmとし、濃度約5×1
0”cs−’でSLをドープした。上記混晶比Xはほぼ
連続的に変化させる必要があるが、その変化の割合は特
に均一でなくてもよい。例えば始めにx〜0の層を10
0n量程度成長させたのち、徐々にXを増加させてもよ
い、電極用金属M!I5のソース・ドレイン電極用金属
の種類は何でもよく、本実施例では膜厚1100nのア
ルミラム(All)とした。ついで、メサエ志グにより
素子間分離を行ったのち、ゲートパタンに相当する開口
部を有するレジストパタン7を形成し、上記開口部にお
ける電極用金属層5およびInxGa1−xAs層4を
化学エツチングにより除去したのち、ゲート電極用金属
6を第2図(c)に示すように堆積する。ゲート電極用
金属6はAu/ Pt/ Ti (100na+/ 5
0nm/ 50nm)とした。最後に開口部以外の上記
金属層6を、レジスト7とともにリフトオフすることに
より第1図に示すような電界効果型トランジスタを完成
した。上記実施例によれば、ソース・ドレイン電極をゲ
ート電極に対し非常に近接して自己整合的に形成するこ
とができ、また接触抵抗Reも極めて小さいため(〜3
X10””Ωd)ソース抵抗Rsを低減でき、高速、低
雑音の素子を実現することができる。従来のアロイ工程
を必要とするソース。
・ドレイン電極用金属層5との接合近傍で0.8に=x
≦1とし、全体の膜厚は200nmとし、濃度約5×1
0”cs−’でSLをドープした。上記混晶比Xはほぼ
連続的に変化させる必要があるが、その変化の割合は特
に均一でなくてもよい。例えば始めにx〜0の層を10
0n量程度成長させたのち、徐々にXを増加させてもよ
い、電極用金属M!I5のソース・ドレイン電極用金属
の種類は何でもよく、本実施例では膜厚1100nのア
ルミラム(All)とした。ついで、メサエ志グにより
素子間分離を行ったのち、ゲートパタンに相当する開口
部を有するレジストパタン7を形成し、上記開口部にお
ける電極用金属層5およびInxGa1−xAs層4を
化学エツチングにより除去したのち、ゲート電極用金属
6を第2図(c)に示すように堆積する。ゲート電極用
金属6はAu/ Pt/ Ti (100na+/ 5
0nm/ 50nm)とした。最後に開口部以外の上記
金属層6を、レジスト7とともにリフトオフすることに
より第1図に示すような電界効果型トランジスタを完成
した。上記実施例によれば、ソース・ドレイン電極をゲ
ート電極に対し非常に近接して自己整合的に形成するこ
とができ、また接触抵抗Reも極めて小さいため(〜3
X10””Ωd)ソース抵抗Rsを低減でき、高速、低
雑音の素子を実現することができる。従来のアロイ工程
を必要とするソース。
ドレイン電極を用いた場合、上記電極をゲート電極に近
づけた場合にゲート耐圧が劣化し、ゲート下に基板電流
が流れ易くなり、また、アロイ工程における熱工程の際
に素子の他の部分が劣化するなどの問題点があったが1
本発明ではアロイ工程を必要としないので、上記の問題
点を回避することができ、またInGaAsはM G
a A sに対し選択的に除去できるので1本実施例に
示したような高速の素子を安定して製作することができ
る。
づけた場合にゲート耐圧が劣化し、ゲート下に基板電流
が流れ易くなり、また、アロイ工程における熱工程の際
に素子の他の部分が劣化するなどの問題点があったが1
本発明ではアロイ工程を必要としないので、上記の問題
点を回避することができ、またInGaAsはM G
a A sに対し選択的に除去できるので1本実施例に
示したような高速の素子を安定して製作することができ
る。
なお、本実施例では、An G a A s層を均一に
n型ドープした従来型のHEMTについて示したが。
n型ドープした従来型のHEMTについて示したが。
このほかゲート耐圧を向上させるAfl G a A
s / G aAs接合の2次元電子ガスの易動度を向
上させる等の目的で、 AQ G a A s層の一部
をアンドープにした場合も全く同様である。またFET
のしきい値電圧が異るFETを同一ウェハ上に形成する
目的で、Am G a A s層をG a A s層と
Aa G a A s層との多層に置きかえた場合も同
様である。
s / G aAs接合の2次元電子ガスの易動度を向
上させる等の目的で、 AQ G a A s層の一部
をアンドープにした場合も全く同様である。またFET
のしきい値電圧が異るFETを同一ウェハ上に形成する
目的で、Am G a A s層をG a A s層と
Aa G a A s層との多層に置きかえた場合も同
様である。
つぎに第3図に示す第2実施例では、第3図(a)に示
すように、半絶縁性GaAs基板1にp型G a A
s層11 (〜I Xl017an−’ Be ドープ
、膜厚〜IIIm)、n型GaAs層12 (〜5 X
10”3−”、Si ドープ、膜厚〜10100nお
よびn型nGaAs層13 (〜5 X 101017
a’、Si ドープ、i厚〜30nm)をそれぞれ形成
する。ついでInxG ax −x A s層4、ソー
ス・ドレイン電極用金属層5を第3図(b)に示すよう
に形成する。ただし工nXGa、−、As層の混晶比X
は゛、n型AQ G a A 5N13との接合近傍で
x = O、ソース・ドレイン電極用金属層5との接合
近傍0.8(x≦1とし、膜厚は200止とする。つい
でメサエッチングで素子間分離を行ったのち、ゲートバ
タンに相当する開口部を有するレジストパタン7を形成
し、上記開口部における電極用金属層5およびInxG
a1−xAs層4を、n型u G a A 8層13を
ストッパとして除去し、さらにn型M G a A 8
層13を除去したのち、ゲート電極用金属6としてAu
/Pt/Ti(100nm/ 50nm/ 50nm)
を第3図(c)に示すように堆積する。最後に開口部以
外の金属層6をレジストとともにリフトオフすることに
より、第3図(d)に示したようにGaAs ME S
F E Tが完成する。
すように、半絶縁性GaAs基板1にp型G a A
s層11 (〜I Xl017an−’ Be ドープ
、膜厚〜IIIm)、n型GaAs層12 (〜5 X
10”3−”、Si ドープ、膜厚〜10100nお
よびn型nGaAs層13 (〜5 X 101017
a’、Si ドープ、i厚〜30nm)をそれぞれ形成
する。ついでInxG ax −x A s層4、ソー
ス・ドレイン電極用金属層5を第3図(b)に示すよう
に形成する。ただし工nXGa、−、As層の混晶比X
は゛、n型AQ G a A 5N13との接合近傍で
x = O、ソース・ドレイン電極用金属層5との接合
近傍0.8(x≦1とし、膜厚は200止とする。つい
でメサエッチングで素子間分離を行ったのち、ゲートバ
タンに相当する開口部を有するレジストパタン7を形成
し、上記開口部における電極用金属層5およびInxG
a1−xAs層4を、n型u G a A 8層13を
ストッパとして除去し、さらにn型M G a A 8
層13を除去したのち、ゲート電極用金属6としてAu
/Pt/Ti(100nm/ 50nm/ 50nm)
を第3図(c)に示すように堆積する。最後に開口部以
外の金属層6をレジストとともにリフトオフすることに
より、第3図(d)に示したようにGaAs ME S
F E Tが完成する。
本実施例によれば、第1実施例の場合と同様に、ソース
ドレイン電極5をゲート電極6に非常に近接して自己整
合的に形成することができ、しかも。
ドレイン電極5をゲート電極6に非常に近接して自己整
合的に形成することができ、しかも。
接触抵抗が低いため、ソース抵抗Rsを低減することが
でき、高速、低雑音の素子を製作することができる。な
お1本実施例におけるAaG&AsWI13は、ゲート
開口部のエツチングの際にI nxGal−xAs層4
およびソース・ドレイン電極用金属7795に対するス
トッパとして作用するが、上記開口部のエツチングの際
にAa G a A 8層13を残してもよい。また、
上記AaGaAs JFl13はアンドープでもよい。
でき、高速、低雑音の素子を製作することができる。な
お1本実施例におけるAaG&AsWI13は、ゲート
開口部のエツチングの際にI nxGal−xAs層4
およびソース・ドレイン電極用金属7795に対するス
トッパとして作用するが、上記開口部のエツチングの際
にAa G a A 8層13を残してもよい。また、
上記AaGaAs JFl13はアンドープでもよい。
上記のように本発明による化合物半導体装置およびその
製造方法は、オーミック電極用金属層と、該金属層下部
の主要半導体層との中間に、インジウムひ化ガリウム層
を設けたことにより、ソースおよびドレイン電極の接触
抵抗Rcが極めて低く。
製造方法は、オーミック電極用金属層と、該金属層下部
の主要半導体層との中間に、インジウムひ化ガリウム層
を設けたことにより、ソースおよびドレイン電極の接触
抵抗Rcが極めて低く。
ソースおよびドレイン電極がゲート電極に対し自己整合
的に隣接して配置されるため、シリーズ抵抗R’sが低
く、その結果ソース抵抗Rs (=Rc+R’s)を低
減でき、しかも、ソースおよびドレイン電極下の半導体
層に劣化を生じないため、高速かつ低雑音の化合物半導
体電界効果トランジスタを安定して製造することができ
る。
的に隣接して配置されるため、シリーズ抵抗R’sが低
く、その結果ソース抵抗Rs (=Rc+R’s)を低
減でき、しかも、ソースおよびドレイン電極下の半導体
層に劣化を生じないため、高速かつ低雑音の化合物半導
体電界効果トランジスタを安定して製造することができ
る。
第1図は本発明による化合物半導体装置の第1実施例を
示す断面図、第2図(a)〜(c)は上記実施例の製造
工程をそれぞれ示す断面図、第3図は本発明の第2実施
例における製造工程をそれぞれ示す断面図、第4図は従
来のGaAsMESFETの構造例を示す斜視図である
。 1・・・G a A s基板 2・・−アンドー
プG a A s層3 、13−−・AaGaAs層
4−I nxGal−xAs層5・・・ソースドレイン
電極金属 6・・・ゲート電極用金属 11・・・p型G a A
s層12−n型G a A s層
示す断面図、第2図(a)〜(c)は上記実施例の製造
工程をそれぞれ示す断面図、第3図は本発明の第2実施
例における製造工程をそれぞれ示す断面図、第4図は従
来のGaAsMESFETの構造例を示す斜視図である
。 1・・・G a A s基板 2・・−アンドー
プG a A s層3 、13−−・AaGaAs層
4−I nxGal−xAs層5・・・ソースドレイン
電極金属 6・・・ゲート電極用金属 11・・・p型G a A
s層12−n型G a A s層
Claims (1)
- 【特許請求の範囲】 1、オーミック電極用金属層と、該金属層下部の主要半
導体層との中間に、インジウムひ化ガリウム(In_x
Ga_1_−_xAs)層を設けた化合物半導体装置。 2、上記インジウムひ化ガリウム層は、該インジウムひ
化ガリウム層の混晶比xを、上記オーミック電極用金属
層側で0.8≦x≦1とし、かつ主要半導体層との接合
近傍でx〜0であることを特徴とする特許請求の範囲第
1項に記載した化合物半導体装置。 3、上記化合物半導体装置は、電界効果型トランジスタ
であることを特徴とする特許請求の範囲第1項に記載し
た化合物半導体装置。 4、電界効果型トランジスタにおける活性層を形成する
工程と、上記活性層の上部にIn_xGa_1_−_x
As層を形成する工程と、上記In_xGa_1_−_
xAs層の上部に接してソースおよびドレイン用金属層
を形成する工程と、上記ソースおよびドレイン用金属層
の上部に、ゲートパタンに相当する開口部を有するレジ
スト層を形成する工程と、上記レジスト層開口部におけ
るソースおよびドレイン電極用金属ならびにIn_xG
a_1_−_xAs層を除去する工程と、ゲート電極用
金属層を被着したのち、上記レジスト層上のゲート電極
用金属層をレジスト層とともに除去する工程とを含む化
合物半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7124686A JPS62229972A (ja) | 1986-03-31 | 1986-03-31 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7124686A JPS62229972A (ja) | 1986-03-31 | 1986-03-31 | 化合物半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62229972A true JPS62229972A (ja) | 1987-10-08 |
Family
ID=13455146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7124686A Pending JPS62229972A (ja) | 1986-03-31 | 1986-03-31 | 化合物半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62229972A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01120871A (ja) * | 1987-11-05 | 1989-05-12 | Fujitsu Ltd | 半導体装置 |
US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
-
1986
- 1986-03-31 JP JP7124686A patent/JPS62229972A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01120871A (ja) * | 1987-11-05 | 1989-05-12 | Fujitsu Ltd | 半導体装置 |
US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
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