JPS62229966A

JPS62229966A - 半導体集積回路

Info

Publication number: JPS62229966A
Application number: JP61072844A
Authority: JP
Inventors: Soichi Kawasaki; 川崎　壮一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-10-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、カスタムＬＳＩ．スタンダードセルＬＳＩ．
ゲートアレイなどの半導体集積回路に係り、特にそのテ
ストを容易に行なうことができるように内部回路が複数
ブロックに分割された集積回路に関する。

（従来の技術）ＬＳＩの高集積化に伴ない、ＬＳＩのテス１・の問題が
深刻化してきている。テストに対して何も考慮を払わな
いと、テス１・がＬＳＩの外部端子からの信号の授受で
行なわれるため、多大なテスト時間，テスト系列が必要
となり、ひどい場合にはテストできないという状況も発
生し得る。

ＬＳＩのテス１・方式には、ＬＳＳＤ，セルフテスト．
回路分割法がある。ＬＳＳＤとは、ｌ−ｅｖｅｌＳｅｎ
ｓｉｔｉｖｅ　　Ｓｃａｎ　Ｄｅｓｉｇｎの略で、内部
記憶回路を直列に接続させ、状態を外部から読み囚きで
きる構造にしたもので、テストを組合せ回路として行な
うことができるものである。

セルフテストについては、ＬＳＩ内部に疑似ランダムパ
ターン発生器と出力信号をある規則を用いて圧縮する装
置を内蔵させて、テスト時に１本の出力信号の応答列を
検査する方式が主流である。

回路分割法は、ＬＳＩ内部をいくつかのブロックに分割
しておき、テスト時にそのブロック毎にテストしようと
するものである。

ＬＳＳＤ＠施した場合、内部記憶回路が増大すると、そ
れらを外部の直列入出力端子から制御するために、直列
にデータを入出力させる時間がテスト時間の大半を占め
、テスト時間は増大する。

例えば内部記憶回路数をＮ、必要なテスト系列ステップ
数をｎ，１ステツプのテスト時間を１１　。

直列入出力時間を【２とすると、全テスト時間ＴはＴ＝ｎ　　（２Ｎ　　ｔ２＋　　ｔｌ）となり、Ｎが増
大すると本質のテスト時間ｎｔｌと比べて膨大となる。

疑似ランダムパターン発生器を内蔵させ、それからテス
ト系列を発生させるセルフナス１一方法は、回路が高集
積化されると、パターン発生器は膨大なテス！・パター
ンを発生しなければならず、大きくなり、実用に適さな
いし、テスト時間も長くなってしまう。

回路分割法を施した場合、テスト時間は、分割ざれたブ
ロック数をＭ１平均テスト時間をｔとすると、Ｍｔとな
り、一般に分割しない時よりも短かくなる。しかし、恐
終的にＬＳＩの外部端子を使ってテストしなければなら
ないので、外部端子数により制約ざれ、外部端子数以上
の入出力信号をもつブロックに分割できない。

（発明が解決しようとする問題点）本，発明は上記したようにテスト時間が長いとかテスト
系列の発生が膨大になるとかブロック分割上の制約が大
きいという問題点を解決すべくなされたもので、テスト
時間の増大を抑えること、およびテスト系列の発生を容
易に行なうことができ、分割ブロックのテスト用端子数
が少なくて済み、ブロック分割上の制約が小さい半導体
！Ｉ積回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明の半導体集積回路は、回路全体をそれぞれテスト
は能を持つ複数の回路ブロックｌこ分割すると共に各回
路ブロックを制御するためのテストモード発生部を設け
、上記各回路ブロックにおいてはブロック外部からの入
力信号とブロック内部で発生したテスト入力信号とを切
換選択して内部回路に供給するための切換回路を設け、
また上記内部回路からの出力信号とブロック内部で発生
したテスト期待信号とを比較する比較回路を設（す、比
較回路の比較結果信号をブロック外部に出力するように
構成し、テスト時には各回路ブロックを同時にテストし
得るようにしてなることを特徴とする。

（作　用）礪能テストに際して、各回路ブロックそれぞれにおいて
、入力側ではテスト入力信号を選択して各内部回路に入
力し、出力側では各内部回路の出力信号をそれぞれテス
ト期待信号と比較し、各比較結果信号の論理和をとるこ
とによって各回路ブロックそれぞれのテスト結果の良否
が容易に観測できるようになる。この場合、各回路ブロ
ックを同時にテストするので、テスト時間は回路ブロッ
クの最大テスト時間によりほぼ定まるので、テスト時間
の短縮が可能である。また、各回路ブロックのテストの
ために人、出力端子以外に入力切換用と、出力切換用と
、比較結果信号出力用などの若干の端子を付加するだけ
でよく、回路分割上の制約が少ない。また、回路ブロッ
クの規模の選択によってテストパターンの発生を容易に
行なうことが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すＬＳＩにおいて、６４〜６７はＬＳＩシス
テムとしての回路が複数個に分割された回路ブロック、
６８はテストモード発生部、６９〜７１は複数個の外部
入力端子であって、それぞれ対応して入力バッフ？５１
〜５３を介して各回路ブロック６４〜６７の信号入力端
に配線されている。７２〜７４は複数個の外部出力端子
であって、それぞれ対応して出力バッフ７５４〜５６の
出力端が接続され、この出力バッフ７５４〜５６は各回
路ブロック６４〜６７の信号出力端に配線されている。

７５はテスト信号発生タイミング制御用のクロック１信
号ＣＬＯＣＫ１用の外部入力端子であって、入力バッフ
７５７を介して各回路ブロック６４〜６７のＣＬＯＣＫ
１入力端に接続される。但し、後述するように各回路ブ
ロックのＣＬＯＣＫ１入力端とＣＬＯＣＫＩ出力端とは
直結接続されているので、任意の回路ブロックのＣＬＯ
ＣＫＩ出力端と別の回路ブロックのＣＬＯＣＫ１入力端
とを接続してもよい。７６は直列出力同期用のクロツク
２信号ＣＬＯＣＫ２用の外部入力端子であって、入力バ
ッフ７５８を介して各回路ブロック６４〜６７のＣＬＯ
ＣＫ２入力端に接続されている。この場合、前記ＣＬＯ
ＣＫ１人力と同様に、１つの回路ブロックのＣＬＯＣＫ
２出力端と他の回路ブロックのＣＬＯＣＫ２入力端を接
続してもよい。７７はシステムリセット信号ＲＥＳＥＴ
用の外部入力端子であって、入力バッファ５９を介して
テストモード発生部６８および各回路ブロックのＲＥＳ
ＥＴ入力端に接続されている。このＲＥＳＥＴ入力端も
後述するように回路ブロック内でＲＥＳＥＴ出力端に接
続されているので、他の回路ブロックのＲＥＳＥＴ出力
端と接続してもよい。７８．７９はテストモード発生部
制御信号Ｃ０ＮＴ１゜Ｃ０ＮＴ２用の外部入力端子であ
って、それぞれ対応して入力バッファ６０．６１を介し
てデス１発生−ド発生部６８に接続されている。８０は
回路ブロックテスト結果出力ＣＨＥＣＫＩ用の外部出力
端子であり、８１は入力検査用直列出力ＣＨＥＣＫ２用
の外部出力端子である。

なお、第１図の回路では、回路ブロックとして図示を簡
略化するために６４〜６７の４個しか示していないが、
一般的にはｎブロック存在する。

そして、回路ブロック６４を第１の回路ブロック、回路
ブロック６５を第１の回路ブロック、回路ブロック６６
を第（Ｊｌ＋１＞の回路ブロック、回路ブロック６７を
第ｎの回路ブロックとして区別する（但し、第５図のタ
イミング図ではブロック１〜ｎと表記している）ものと
すれば、ＣＨＥＣＫ１信号およびＣＨＥＣＫ２信号は第
１の回路ブロック６４から第ｎの回路ブロック６７まで
の順に接続されている。この場合、第１の回路ブロック
６４のＣＨＥＣＫｌの入力端とＣＨＥＣＫ２の入力端と
はどこにも配線されなくなるが、上記ＣＩ−ＩＥＣＫＩ
入力端は接地し、上記ＣＨＥＣＫ２入力端は外部入力端
子を設けて接続してもよいし、電源に接続してもよいし
、図示の如く接地してもよい。また、第ｎの回路ブロッ
ク６７のＣＨＥＣＫ１入力端を第（ｆ＋１）の回路ブロ
ック６６のＣＨＥ　ＣＫ　１出力端と点線で接続してい
るのは、上記第ｎの回路ブロック６７のＣＨＥＣＫ１入
力端は他の回路ブロックのＣＨＥＣＫＩ出力端と接続さ
れ、第（ｆ＋１）の回路ブロック６６のＣＨＥＣＫＩ出
力端は池の回路ブロックのＣＨＥＣＫ１入力端と接続さ
れていることを意味する。図中、他の信号の回路ブロッ
ク間接続を点線で示しているのも、上記と同様な意味を
持つものとする。そして、第ｎの回路ブロック６７のＣ
ＨＥＣＫＩの出力端、ＣＨＥＣＫ２出力端は各対応して
出力バッファ６２．６３を介して前記ＣＨＥＣＫｌ用外
部出力端子８０、ＣＩ−（ＥＣＫ２用外部出力端子８１
に接続されている。

第２図は、第１図中のテストモード発生部６８の一具体
例を示しており、１５５は第１図中の入力バッファ６０
が接続されているＣ０ＮＴｌ入力端であって、テストモ
ード発生カウンタ１５２用のクロック信号が入力する。

１５４は第１図中の入力バッファ６１が接続されるＣ０
Ｎ７２入力端であり、バッファ１５３を介してモード制
御信号ＭＯＤＥ３出力端１５７に接続されている。

１５６は第１図中の入力バッファ５９が接続されるＲＥ
ＳＥＴ入力端であって、前記カウンタ１５２用のＲＥＳ
ＥＴ信号が入力する。上記カウンタ１５２のカウンタ出
力Ｑ１〜Ｑ×はデコーダ１５１に入力し、このデコーダ
１５１はブロック制御信号′へ−ｃｏＮ１．ＢＯＣＯＮ
２．・・・ＢＯＣＯＮｎを出力端１６０，１６１．　・
　１６２から出力し、モード制御信号ＭＯＤＥ１゜ＭＯ
ＤＥ２を出力端１５８．１５９から出力する。

したがって、上記テストモード発生８１１６８は、第１
図の外部入力端子７８からのＣ０ＮＴｌ信号（クロック
信号）によってカウンタ１５２から上記ＭＯＤＥ１．Ｍ
ＯＤＥ２．８ＣＯＮＩ。

ＢＯＣＯＮ２．−ＢＯＣＯＭｎ　（１）各制御信号を発
生し、第１図の外部入力端子７９からのＣ０ＮＴ２信号
（クロック信号）をそのままＭＯＤＥ信号として出力す
る。上記８Ｃ（ｌＪｌ、８ＣＯＮ２゜・・・ＢＣＯＮｎ
信号の各出力端は第１図の各回路ブロックに対応して接
続され、前記ＭＯＤＥ１゜ＭＯＤＥ２．ＭＯＤＥ３１Ｍ
（Ｆ）各出力ｍｔ、を第１ＥＷの回路ブロックをそれぞ
れの各対応する入力端に接続されている。この場合、各
回路ブロックにおいて後述するようにＭＯＤＥ１信号の
人、出力端相互、ＭＯＤＥ２信号の人、出力端相互、Ｍ
ＯＤＥ３信号の人、出力端相互が接続されているので、
上記テストモード発生部６８のＭＯＤＥ１出力端を回路
ブロックのＭＯＤＥ１出力端に接続Ｌｒ、ＪＩＪ：＜、
ＭＯＤＥ２出力端、ＭＯＤＥ３出力端についても同様で
ある。

上記回路ブロック６４〜６７は同じ構成を有し、それぞ
れたとえば第３図に示すＢＬＯＣＫ↓（１−１〜０）の
ように構成されている。即ち、複数の信号入力端２２〜
２４（図示の簡略化のため３個としている）は各対応し
て入力信号ＢＩＮＩ。

ＢＩＮ２．８ＩＮａが入力し、複数の信号出力端２５〜
２７（図示の簡略化のため３個としている）は各対応し
て出力信号ＢＯＵＴＩ、ＢＯＵＴ２゜ＢＯＵＴｂが出力
するものであり、他の回路ブロックの信号入力端、信号
出力端と接続されている。

２８〜３０．３６．４０．４３Ｇ、ｔＬＳ　１システム
共通の制御信号の入力端であって、池の回路ブロックと
の接続を可能とするために各対応して出力端３２〜３４
，３７，４１．４４に直接接続されている。この場合、
２８．３２は直列出力同期用のＣＬＯＣＫ２信号の入力
（ＩＮ）、出ヵ（ＯＵＴ＞用、２９．３３は直列切換制
御用のＭＯＤＥ３信号の入力、出力用、３０．３４は入
力切換用のＭＯＤＥ１信号の入力、出力用、３６゜３７
は出力切換用のＭ　ＯＤ　Ｅ　２信号の入力、出力用、
４０．４１はＲＥＳＥＴ信号の入力、出力用、４３．４
４はＣＬＯＣＫ信号の入力、出力用である。３５は他の
回路ブロックからの検査用直列出力ＣＨＥＣＫ２信号が
入力する検査用直列入力端であり、３１は他の回路ブロ
ックへ検査用直列出力ＣＨＥＣＫ２信号を出力する検査
用直列出力端である。３９は本回路ブロックのテスト結
果信号ＣＨＥＣＫ１および他の回路ブロックからＣＨＥ
　ＣＫ　１入力端を通じて入力するテスト結果信号ＣＨ
ＥＣＫ１用の出力端であって、他の回路ブロックのＣＨ
ＥＣＫＩ入力端に接続される。

４２は本回路ブロックの制御信号ＢＣＯＮ　を用の入力
端であって、ＢＣＯＮ　を信号は第１図中のテストモー
ド発生ＦＡ６８から与えられる。

前記信号入力端２２〜２４は各対応して入力回路８〜１
０に接続されており、信号出力端２５〜２７には各対応
して出力回路１６〜１８が接続されている。１１はテス
ト信号発生部であって詳細は後述するが、前記ＣＬＯＣ
ＫＩ入力端４３、ＢＣＯＮＬ入力端４２、ＲＥＳＥＴ入
力端４ｏに接続されると共に前記各入力回路８〜１０．
各出力回路１６〜１８に接続されている。１９は多入力
のオアゲートであって、出力回路１６〜１８がらの比較
結果信号Ｃ０ＵＴ１〜Ｃ０ＵＴｂの論理和をとるもので
ある。２０は上記オアゲート１９のゲート遅延を補正す
るために上記オアゲート１９の出力が安定したときの状
態を記憶するための記憶回路（たとえばＤ型フリップ７
０ツブ回路からなり、そのクロック入力としてＣＬＯＣ
Ｋｌが用いられる）である。４６は二人力オアゲートで
あり、本回路ブロックの比較結果、つまり内部デス１〜
結果（上記フリップフロップ回路のＱ出力）と他の回路
ブロックからＣＨＥＣＫＩ人カ端を通じて入力するテス
ト結果（比較結果）の論理和をとるものである。

第４図は第３図中のテスト信号発生部１１の一具体例を
示しており、テスト信号発生ブロック１０１と、テスト
信号発生ブロック制御用カウンタ１０２と、デコーダ１
０３と、インバータ群（その一部１０４〜１０６のみ図
示している）とからなる。基本的には、ＢＣＯＮｊ信号
。

ＲＥＳＥＴ信号、ＣＬＯＣＫ１信号によりカウンタ１０
２が制御され、その状態にしたがってデコーダ１０３、
テスト信号発生ブロック１０１の動作により出力状態制
御信号ＣＣ１〜ｃｃｂ、テスト期待信号ＴＯＵＴ１〜Ｔ
ＯＵＴｂ　、テスト入力信号ＴｌＮ１〜ＴｌＮａが出力
される。詳細な動作説明は後述するＬＳＩシステムの動
作説明で置き換える。

一方、前記入力回路８〜１ｏは同じ構成を有しており、
代表的に入力回路８を詳細に説明する。

即ち、この人力回路８は、本回路ブロックの対応するＢ
ＩＮ１人カ端子２２がら入力する入力信号ＢＩＮ１とＭ
ＯＤＥ１信号との論理積をとる二人カアンドゲート１と
、上記ＭＯＤＥ１信号と前記テスト信号発生部１１がら
の対応するテスト人ノ〕信号ＴｌＮ１との論理和の否定
をとる二人カッアゲート２と、上記２つのゲート１．２
の各出力が入力して本回路ブロックの内部回路に供給す
るための内部入力信号５ＹＳＩＮ１を出力する二人カッ
アゲート３と、上記５ＹＳＩＮ１信号とＭＯＤＥ３信号
とが入力する二人カアンドゲート４と、上記ＭＯＤＥ３
信号を反転するインバータ４５と、このインバータ４５
の出力とＣＨＥＣＫ２信号とがとが入力する二人カアン
ドグート５と、上記２つのアンドゲート４，５の各出力
が入力する二人カッアゲート６と、このノアゲート６の
出力がＤ入力端に入力すると共にクロック入力端ＧＫに
ＣＬＯＣＫ２信号が入力してＱ出力をＣＨＥＣＫ２信号
として出力するＤ型フリップフロップ（ＦＦ）回路７と
からなる。なお、他の入力回路９．・・・１０において
は、前記入力信号ＢＩＮ１（７）代わりに−８１Ｎ　２
．　・Ｆ３１　Ｎａが入力し、テスト入力信号ＴｌＮ１
の代わりにＴｌＮ２゜・・・ＴｌＮａが入力し、内部入
力信号は５ＹＳＩＮ２、・・・５ＹＳＩＮａである。ま
た、入カ回路８〜１０はＣＨＥＣＫ２信号が直列に接続
されるものであり、入力回路８はＣＨＥＣＫ２信号が本
回路ブロックのＣＨＥＣＫ２入力端３５から入力し、そ
のＣ）−ＩＥｃＫ２信号出力が次段の入力回路９に入力
する。そして、この入力回路９のＣＨＥＣＫ２信号入力
となり、以下同様なことが繰返され、れている。

次に、上記構成の入力回路８〜１０の機能について説明
する。入力信号ＢＩＮ１〜８ＩＮａとテスト信号発生部
１１からのテスト入力信号ＴｌＮ１〜ＴｌＮａとはＭＯ
ＤＥＩ信号により切換選択されて回路ブロックの内部回
路へ内部入力信号ＳＹＳ　Ｉ　Ｎ　１〜ＳＹＳ　Ｉ　Ｎ
ａとして供給される。

但し、第２図では入力信号ＢＩＮＩ〜ＢＩＮａが選択さ
れたときは逆極性で内部へ供給されるが、回路ブロック
の内部回路をそれに合わせて設計すれば問題はない。そ
して、入力回路８において、５ＹＳＩＮ１信号としＣＨ
ＥＣＫ２信号とはＭＯＤＥ３信号により切換選択されて
ＦＦ回路７に導かれ、ＣＬＯＣＫ２信号のタイミングで
入力されて記憶される。このＦＦ回路７のＱ出力は次段
の入力回路９に入力され、この入力と５ＹＳＩＮ２信号
とがＭＯＤＥ３信号により切換選択されて入力回路９の
ＦＦ回路７に記憶される。

この入力回路９から最終段の入力回路１０まで上記と同
様な動作が行なわれ、最終段の入力回路１０のＦＦ回路
７の出力がＣ）（ＥＣＫ２出力端３１が出力されて他の
回路ブロックのＣＨＥＣＫ２入力端３５に入力する。

即ち、入力回路８〜１０それぞれは、内部入力信号ＳＹ
Ｓ　Ｉ　Ｎ　１〜ＳＹＳ　Ｉ　ＮａをＭＯＤＥ３信号に
より任意に定め得るタイミングで記憶し、直列に回路ブ
ロック外部へ出力する機能を持ち、そのとき他の回路ブ
ロックからのｉａ　ＰＩ比出力入力させることができる
。したがって、複数の回路ブロックを有するＬＳＩシス
テムでは、全ての回路ブロックの内部入力信号を１つの
外部出力端子（第１図８１）から直列に取り出してその
観測を行なうことが可能になる。

また、前記出力回路１６〜１８は同じ構成を有しており
、代表的に出力回路１６を詳細に説明する。即ち、この
出力回路１６は、本回路ブロックの内部回路から出力す
る内部出力信号５ＹＳＯＬＩＴＩとＭＯＤＥ２信号とが入力する二人カ
アンドゲート１２と、上記ＭＯＤＥ２信号とテスト信号
発生部１１からの対応する出力状態制御信号ＣＣ１とが
入力する二人カッアゲート１３と、上記２つのゲート１
２．１３の各出力が入力して出力信号ＢＯｔＪＴ１を本
回路ブロックの対応するＢＯｔＪＴ１出力端２５に出力
する二人カッアゲート１４と、このノアゲー１−１４の
出力とテスト信号発生部１１からの対応するテスト期待
信号ＴＯＵＴＩとの排他的論理和をとって比較結果信号
Ｃ０ＬＪＴＩを出力する排他的オアゲート１５とからな
る。なお、他の出力回路１７．・・・１８においては、
前記内部出力信号５ＹＳＯＩＪＴＩの代わり（Ｃ８ＹＳ
ＯｔＪＴ２．　・５ＹＳＯｔＪＴｂ　が入力し、出力状
態制御信号ＣＣＩの代わりにＣＣ２，・・・ＣＣｂが入
力し、テスト期待信号ＴＯＵＴ１の代わりにＴＯｔＪＴ
２．・・・ＴＯＵＴｂが入力し、出力信号はＢＯｔＪＴ
２．・・・ＢＯＩＪＴｂである。

次に、上記構成の出力回路１６〜１８のｎ能について説
明する。回路ブロックの内部回路からの内部出力信号５
ＹＳＯｔＪＴ１〜５ＹＳＯＵＴｂとテスト信号発生部１
１からの出力状態制御信号ＣＧＩ〜ＣＣｂとは、ＭＯＤ
Ｅ２信号により切換選択されて各対応してＢＯ１ＪＴ１
〜ＢＯＵＴｂ信号としてＢＯＩＪＴＩ出力端〜ＢＯ１Ｊ
Ｔｂ出力端に出力される。このとき、５ＹＳＯＵＴ１〜
５ＹＳＯｔＪＴｂが選択されたときは逆極性で出力され
るが、所望の出力極性が得られるように内部は排他的オ
アゲート１５により比較され、比較結果信号Ｃ０ｔＪＴ
１が得られる。同様に、ＢＯＵＴ２、・ＢＯＬＪＴｂ信
号と各対応ＬＴＴＯＵＴ２゜・・・ＴＯＩＪＴｂとが比
較され、比較結果信号Ｃ０ｔＪＴ２．・・・Ｃ０ｔＪＴ
ｂが得られる。

即ち、出力回路１６〜１８それぞれは、回路ブロック内
部出力信号５ＹＳＯＵＴＩ〜５ＹＳＯＬＪＴｂと出力状態制御信号ＣＣ１〜ＣＣｂと
を切換選択して回路ブロック外部へ出力する機能と、上
記切ｙＡ這択した信号とテスト期待信号ＴＯＵＴＩ〜Ｔ
ＯＵＴｂとを比較して比較結果信号ｃｏｕ”ｒｉ〜Ｃ０
ＵＴｂを出力する機能を持つ。

そして、上記比較結果信号ｃｏｕ”ｒｉ〜Ｃ０ＵＴｂは
オアゲート１９により論理和がとられ、このオアゲート
１つの出力が安定したときに記憶回路２０で記憶され、
この記憶回路２０の出力と他の回路ブロックからのＣＨ
ＥＫ１入力端３８を通じて入力するＣＨＥＣＫ１信号と
はオアゲート４６により論理和差がとられる。したがっ
て、全ての回路ブロックについてＣＨＥＣＫ１出力端を
他の回路ブロックＣＨＥＣＫ１入力端に接続するように
順に接続しておくことにより、全回路ブロックのテスト
結果を１つの外部出力端子（第１図８０）から取り出し
てそのｌ！測を行なうことができる。

次に、第１図のＬＳＩシステム全体のテストシーケンス
動作について第５図のタイミングチャートを参照して説
明する。

外部入力端子７７からのＲＥＳＥＴ信号入力がロウレベ
ル“Ｌ　ＩＩで全回路がリセットされる。こノトキ、Ｍ
ＯＤＥ１〜ＭＯＤＥ３．ＢＣＯＮ１〜Ｂ　ＣＯＮ　ｎの
各信号および全ての回路ブロックにおけるＴＯＵ７１〜
ＴＯＩＪＴｂ　、ＣＣＩ〜ＣＣｂの各信号はＬ°′とな
る。テストモード発生部６８は外部入力端子７８．７９
からのＣ０ＮＴｌ。

Ｃ０ＮＴ２信号が入力すると、ＢＣＯＮ１〜ＢＣＯＮｎ
　、ＭＯＤＥｌ　〜ＭＯＤＥ３（７）各信号ヲタイミン
グ図に示すように発生する。このタイミング図では、Ｃ
ＬＯＣＫ１信号の立下りのタイミングで上記制御信号を
発生させているが、ＣＬＯＣＫ１信号は外部入力端子７
５からの入力であり、ＣＬＯＣＫ１信号の立上りまでに
上記各制御信号が確定されればよい。また、この場合、
第２図に示したテストモード発生部６８におけるデコー
ダ１５１を、カウンタ１５２の状態にしたがって上記各
制御信号を発生するように設計しておけばよい。なお、
タイミング図において、ＣＬＯＣＫＩ信号トＣＬ　ＯＣ
Ｋ　２　＜Ｍ　号トＬｔ　同Ｌ；　’）イミングで描か
れているが、載面は全く別であるので非同期でよく、こ
れらに関する説明を以下別別に行なう。

最初に、ＣＬＯＣＫ１信号を使用した医能について説明
する。ＲＥＳＥＴ信号がハイレベル“°Ｈ′。

となり、ＭＯＤＥ２信号およびＢＣＯＮ１〜ＢＣＯＮｎ
信号がＬ゛′の状態でＣＬＯＣＫＩ信号を１発（パルス
）入力すると、全回路ブロック６４〜６７における出力
状慝制御信号ＣＣ１〜ｃｃｂ　　＜ブロック毎にｂの数
は固有の値を有する）が全て“Ｌ”、テスト期待信号Ｔ
ＯＵＴＩ〜ＴＯＵＴｂ信号が全て“Ｌ　ＩＩであるので
、全ての出力回路に１６〜１８における排他的オアゲー
ト１５の出力は“Ｌ′であり、オアゲート１つの出力が
°゛Ｌ′°であり、記憶回路２０出力が゛Ｌパとなり、
各回路ブロックのＣＨＥＣＫ１出力はＬ°′となり、し
たがって回路ブロック６７のＣＨＥＣＫ１出力は“Ｌ　
ＩＩとなる。次に、ＢＣＯＮ１信号を゛Ｈパにすると、
第１の回路ブロック６４のテスト信号発生部１１内のカ
ウンタ１０２だけが可動となり、ＣＬＯＣＫ１信号をさ
らに６発（パルス）入力すると、ＴＯＵＴＩからＴＯＩ
ＪＴｂまで順に“Ｈ′°となるよう設計しておく。これ
で、第１の回路ブロック６４における全ての出力回路１
６〜１８内の排他的オア回路１５（比較回路）の比較検
査出力がＣＨＥＣＫ３９に出力される。ＢＣＯＮＩ信号
からＢＣＯＮｎ信号まで順に“Ｈ１１にすることで、全
回路ブロックの比較回路検査を行なうことが可能である
。

次に各回路ブロックにおけるテスト信号発生部１１内の
カウンタ１０２の値が（ｂ＋１）の状態で、ＣＣ１〜Ｃ
Ｃｂ信号を全て“Ｈ゛′にし、且つＴｏＵ丁１〜ＴＯＵ
Ｔｂ信号を全て”Ｈ”に’するよう設計しておくと、第
ｎの回路ブロック６７へのＣＬＯＣＫ１信号が１発入力
された後、８ＣＯＮ１〜ＢＣＯＮｎ信号の全てを’　Ｈ
”にしてＣＬＯＣＫＩ信号を１発入力すると、全ての回
路ブロックのＣＣ１〜ＣＣム信号は全てＨ″となる。そ
して、ＢＣＯＮ１信号だけＨ゛とじ、了ＢＣＯＮ　２〜ＢＣＯＮｎ信号を全４　”　ｌ　”とす
ると、第１の回路ブロック６４だけ可動となる。

ＣＬＯＣＫＩ信号をさらに１発（パルス）入力すると、
ＴＯＵＴＩからＴＯＵＴｂまで順にＬ°′となるように
設計しておけば、最初の１パルスで全てのブロックｃｃ
ｉ〜ｃｃｂ信号がＨ″、ＴＯｔＪＴ１〜ＴＯＵＴｂ信号
カ”Ｈ”　−ｃ−アルノｒ前述とは逆レベルでの一致に
よる一致出力１１　Ｌ　ＩＴがＣＨＥＣＫ１出力端３９
に出力され、さらに続くパルスによって逆レベルでの出
力回路内の比較回路検査出力ｉｉ　ＨｎがＣＨＥＣＫ１
出力端３９に出力される。この場合も、舶述したのと同
様にＢＣＯＮｌｆｉ号からＢＣＯＮｎ信号まで順にＨ′
′にすることで、全ての回路ブロックの比較回路検査を
行なう。そして、第ｎの回路ブロック６７の比較回路検
査が終了したら、ＢＣＯＮ１〜ＢＣＯＮｎ信号を全て°
’　ｌ−１”に、そして、ＭＯＤＥＩ、ＭＯＤＥ２信号
を“Ｈ″にして全ての回路ブロックを同時にテストし、
テスト結果をＣＨＥＫＩ用の外部出力端子８ｏに出力す
る。即ち、各ブロックのテスト信号発生部１１は、カウ
ンタ１０２の値がｒ２ｂ＋２Ｊの状態から、ブロックの
テスト期待信号ＴＯＵＴ１〜ＴＯＵＴｂおよびＴｌＮ１
〜ＴｌＮａを発生するように設計しておく。そして、必
要なテストパターンの発生後、上記カウンタ１０２の動
作を停止するように設計しておけば、その回路ブロック
の比較出力はＬ”で固定するので、全回路ブロックの内
で最大のテストストップ数を持つ回路ブロックのカウン
タ１０２の動作が停止するまでのパルス数を入力してテ
ストが終了する。

また、各回路ブロックの比較回路テストのとき、各回路
ブロックのＢＯｔＪＴ１〜ＢＯＬＩＴｂ出力端２５〜２
７は、ＣＧ１〜ｃｃｂｉ＠が全で“Ｌ　ＩＴまたは“Ｈ
１１であるので、同様に°゛Ｌ″またはＩＩ　ＨＩｔと
なるから、最終的にＬＳＩの外部出力端子７２〜７４　
ハ全テ”　Ｌ　”　マｔｃ　ハ”　Ｈ”　（！：　ナリ
、同時に出力Ｄ６（直流）テストが可能である。ざらに
、このとき各回路ブロックの入力信号は不使用なので、
最終的にＬＳＩの外部入力端子６９〜７１は自由となり
、入力ＤＣテストも可能である。

但し、上記入力端子の使用は、後述するようにＭＯＤＥ
３は信号を利用するタイミングで若干制約される。

なお、上述した各回路ブロックの同時機能テストの所要
時間に比べてそれ以前の比較回路テストの所要時間は僅
かである。

次に、ＣＬＯＣＫ２信号を使用した機能について説明す
る。この憬能は各回路ブロックの入力信号検査のための
ものであり、各回路ブロックの検査用直列出力信号はそ
れぞれＣＨＥＣＫ２月出力端３１から直列に出力される
。したがって、テスト時の任意のタイミングで全回路ブ
ロックの入力駆動している。

ＲＥＳＥＴ信号が°゛［パから゛Ｈパとなり、ＣＬＯＣ
Ｋ１信号が２発入力されるまでは、ＭＯＤＥ２信号が”
Ｌ”、ＣＧ１〜ＣＣｂ信１を全て“し”′であるので、
全回路ブロックの出力信号ＢＯｔＪＴ１〜ＢＯｔＪＴｔ
ｌは°゛Ｌ′′となる。そこで、ＬＳＩの外部入力端子
６９〜７１を全てＬ′′にすれば、全回路ブロックの信
号入力端２２〜２４への入力信号は°“Ｌ　ＩＩとなる
。したがって、ＭＯＥＤ１信号をＬ”にすれば、全回路
ブロックの入力回路８〜１０はＬＳＩシステム入力信号
を選択し、このときＭＯＤＥ３信号を“Ｈ”にしてＣＬ
ＯＣＥ２信号を１発入力すれば、全ての入力回路８〜１
０内の記憶回路（ＦＦ回路７）出力はＬ″となる。そし
て、ＭＯＤＥ３信号を゛ＬパにしてＣＬＯＣＫ２信号の
パルス入力を続ければ、ＣＨＥＣＫ２用出力端３１から
Ｌ″が出力され、回路ブロック間の接続検査が可能にな
る。

次に、ＭＯＤＥＩ信号をＨ”にすると、全回路ブロック
の入力回路８〜１０はテスト入力信号ＴｌＮ１〜ＴｌＮ
ａを選択し、たとえば１０１０・・・というパターンの
信号をＴｌＮ１〜ＴｌＮａに用意しておけば、ＭＯＤＥ
３信号を°゛ＨＨパ、ＣＬＯＣＫ２信号を１発入力すれ
ば、入力回路内の記憶回路（ＦＦ回路７）には前記１０
１０・・・のパターンのデータが記憶され、次に、ＭＯ
ＤＥ３信月をＬ°′にしてＣＬＯＣＫ２信号のパルス入
力を続ければ、これら記憶回路（ＦＦ回路７）の直列レ
ジスタ動作が行なわれる。

ざらに、前蓮の全回路ブロックＣＣ７〜ｃｃｂ信号が全
て“Ｈ”、ＭＯＤＥ２信号が“Ｌ　ＩＩのとき、ＣＣ１
〜ｃｃｂ信号が全て゛Ｌパのときと同様に全回路ブロッ
クの入力回路内の記憶回路（ＦＦ回路７）は、ＭＯＤＥ
３信号を“Ｈ”にしてＣＬＯＣＫ２信号を１発入力すれ
ば、“Ｈ″となる。そして、ＭＯＤＥ３信号を°゛Ｌ°
°にしてＣＬＯＣＫ２信号のパルス入力を続けてＣＨＥ
ＣＫ２出力端３１の゛Ｈ″出力を検査することにより、
回路ブロック間の接続検査が可能にナル。ＭＯＤＥｌ　
、ＭＯＤＥ２（ｉｊｌ　”Ｈ”　にり。

て全回銘ブロックの同時改能テストを行なうどき、〜ｌ
Ｏ［）Ｅ３信号を”Ｈ”　にしｒＣＬＯＣＫ２信号を１
発入力すると、その時点でのテスト入力信号ＴｌＮ１〜
ＴｌＮａが全ブロックの入力回路内の記憶回路（ＦＦ回
路７）に入力され、続いてＭＯＤＥ３信号ヲ”　Ｌ　”
　１．：　Ｌ、　Ｔ　ＣＬ　ＯＣＫ　２信号のパルス入
力を続ければ、第ｎの回路ブロック６７からＣＨＥＣＫ
２用外部出力端子８１にテスト入力信号ＴｌＮ１〜Ｔｌ
Ｎａが直列に出力される。

なお、上述した同時機能テストの時間に比べてそれ以前
のテスト時間は僅かである。

また、以上は全回路ブロックの同時テストの機能につい
て述べたが、本発明では、回路ブロックの制御信号ＢＣ
ＯＮＩ〜ＢＣＯＮｎが各回路ブロックで独立にテストモ
ード発生部６８がら与えられているので、各回路ブロッ
クの独立テストも可能である。即ち、前記タイミング図
に示した全回路ブロック同時機能テストの後に、各ブロ
ックの独立テストを付加することは、テストモード発生
部６８内に独立テストのためのテスト信号発生ブロック
を付加すればよく、容易に実現することができる。この
ような各回路ブロックの独立テストは、ＬＳＩの開発段
階でのブロックの評価、不良解析に有効である。

上記実施例のＬＳＩによれば、テスト時間は分割された
回路ブロックの最大テストＦＲ間で済むので、各回路ブ
ロックのテスト時間が同じでブロック数がｎであれば、
テスト時間は１／ｎ程度になる。一般に、システム分割
前のテスト系列をｍとすれば、ｎ分割後のテスト系列は
ｎ−ｍｎ程度になる。また、従来の回路分割法は外部端
子数によって回路分割が大きく制約されるが、本実施例
のＬＳＩシステムは分割された回路ブロックに本来の入
、出力端以外にＣＨＥＣＫＩ人、出力端、ＣＨＥＣＫ２
人、出力端、ＲＥＳＥＴ人、出力端、ＢＣＯＮ入力端の
７端子を付加するだけで済み、分割上の制約が小さい。

また、従来の疑似ランダムパターン発生器と出力圧縮装
置をＬＳＩに内蔵させるセルフテスト方法は、ＬＳＩシ
ステムを分割して成り立たず、高集積化されたときに対
応できないが、本実施例のＬＳＩシステムはいくら高集
積化されても対応でき、基本構成である回路ブロックを
小規模に設計しておけば、疑似ランダムパターンよりは
るかに秀れているテストパターンの設計が容易であり、
テスト系列の発生が容易になる。また、従来のＬＳＳＤ
法を施した場合、ＬＳＩが高集積化されると内部記憶回
路数が増大し、それらをＬＳＩ外部の直列入出力端子で
１ＩＩＩＪｔｆＯＬなければならない制約から、直列に
データを入出力させる時間が無視できなくなり、テスト
時間は高集積化されればされるほど増大する。しかし、
本実施例のＬＳＩではテスト時間は分割された回路ブロ
ックの最大テスト時間程度に抑えられる。ざらに本実施
例のしＳ！は、基本となる回路ブロックのテスト系列を
開発しておけば、それを使って設計されたＬＳＩシステ
ムについてはテスト系列をそのまま利用でき、ＬＳＩｒ
Ｍ発期間の短期間大きく貢献することができ、特に論理
用ＬＳＩに適している。

なお、前記実施例では、テスト結果出力ＣＨＥＣＫＩの
観測を行なうための外部出カ端子を設けたが、このＣＨ
ＥＣＫｌの観測を製品テストより前の製造過程での検査
工程でのみ行なう場合にはチップ上あるいはウェハ上に
設けたパッドを用いればよい。ＣＨＥＣＫ２用外部出力
端子についても同様である。

［発明の効果］上述したように本光明の半導体集積回路によれば、テス
ト時間の増大を抑えること、および系列の発生を容易に
行なうことができ、分割ブロックのテスト用端子数が少
なくて済み、ブロック分割上の制約が小さいので、たと
えば論理ＬＳＩに適用してその開発、ｆｆｉ産の過程で
のテストに際して極めて有効である。

【図面の簡単な説明】

第１図は本発明の一実施例であるＬＳＩを簡略的に示す
構成説明図、第２図は第１図中のテストモード発生部の
一具体例を示すブロック図、第３図は第１図中の回路ブ
ロックの１１［１ｉ１を代表的に示す構成説明図、第４
図は第３図中のテスト信号発生部の一具体例を示すブロ
ック　図、第５図は第１図のＬＳＩのテストシーケンス
の一例を示すタイミングチャートである。１．２．３・・・第１の切換用グー１〜．４．５．６゜
４５・・・第２の切換回路用ゲート、７・・・記憶回路
（ＦＦ回路）、８〜１０・・・入力回路、１１・・・テ
スト信号発生部、１２，１３．１４・・・出力切換回路
用ゲート、１５・・・比較回路、１６〜１８・・・出力
回路、１９．４６・・・オアゲート、２２〜２４・・・
信号入力端、２５〜２７・・・信号出力端、３１・・・
検査用直列出力端、３５・・・検査用直列入力端、３８
・・・比較結果入力端、３９・・・比較結果出力端、６
４〜６７・・・回路ブロック、６８・・・テストモード
発生部、６９〜７１・・・外部入力端子、７２〜７４・
・・外部出力端子、８０・・・テスト結果出力用外部端
子、８１・・・検査用直列出力用外部端子。出願人代理人　弁理士　鈴江武彦手続補正書昭和６１【５・百９日

Claims

【特許請求の範囲】

（１）複数に分割された回路ブロック群およびこれらに
共通のテスト制御信号を供給するためのテストモード発
生部を有し、上記各回路ブロックにおいては複数の信号
入力端に各対応して入力回路を設けると共に複数の信号
出力端に各対応して出力回路を設け、これらの入力回路
群および出力回路群に各別にテスト信号を供給するため
のテスト信号発生部を設け、上記各入力回路においては
前記信号入力端からの入力信号と前記テスト信号発生部
からのテスト入力信号とを前記テストモード発生部から
のテスト制御信号ＭＯＤＥ１によつて切換選択して選択
出力を前記回路ブロックの内部回路の入力信号として供
給する第１の切換回路を設け、前記各出力回路において
は前記内部回路の出力信号と前記テスト信号発生部から
のテスト期待信号とを比較して比較結果信号を出力する
比較回路を設け、前記各回路ブロックにおいて各出力回
路の比較結果信号それぞれと比較結果入力端を通じて入
力する他の回路ブロックからの比較結果論理和出力との
論理和をとって比較結果論理和信号を比較結果出力端に
出力する論理和回路を設け、前記各回路ブロックにおけ
る比較結果入力端、比較結果出力端間の経路を全体とし
て直列に接続し、最終段の回路ブロックの比較結果出力
端を１つの集積回路外部端子に接続してなることを特徴
とする半導体集積回路。
（２）前記各出力回路において、前記内部回路の出力信
号と前記テスト信号発生部からの出力状態制御信号とを
前記テストモード発生部からのテスト制御信号ＭＯＤＥ
２によつて切換選択し、この選択出力を回路ブロックの
対応する信号出力端に出力すると共に前記比較回路の一
方の入力とする出力切換回路とをさらに具備してなるこ
とを特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。
（３）前記各入力回路において、前記切換回路の選択出
力と別に入力する検査用直列入力とを前記テストモード
発生部からのテスト制御信号ＭＯＤＥ３によって切換選択する第２の切換回路を設け
、この第２の切換回路の選択出力を記憶して記憶出力を
検査用直列出力とする記憶回路を設け、前記各回路ブロ
ックにおいて１個の検査用直列入力端と１個の検査用出
力端との間に前記各入力回路の検査用直列入力と検査用
直列出力との間の経路を直列に接続し、さらに各回路ブ
ロックにおける前記１個の検査用直列入力端と１個の検
査用出力端との間の経路を全体として直列に接続し、最
終段の回路ブロックの検査用直列出力端を１つの集積回
路の外部端子に接続してなることを特徴とする前記特許
請求の範囲第１項または第２項記載の半導体集積回路。
（４）前記テストモード発生部は、前記回路ブロックを
同時に駆動制御するモードと各回路ブロックを独立に駆
動制御するモードとを有し、モード切換が可能であるこ
とを特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。