JPS6222154A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS6222154A JPS6222154A JP60161171A JP16117185A JPS6222154A JP S6222154 A JPS6222154 A JP S6222154A JP 60161171 A JP60161171 A JP 60161171A JP 16117185 A JP16117185 A JP 16117185A JP S6222154 A JPS6222154 A JP S6222154A
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- JP
- Japan
- Prior art keywords
- processor
- program
- debugging
- debugging device
- actual machine
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプロセッサを備えた機器に接続し、この機器内
のプログラムをデバッグするためのデバッグ装置に関す
る。
のプログラムをデバッグするためのデバッグ装置に関す
る。
第３図により従来のデバッグ装置の機能を説明する。デ
バッグ装置１はプロセッサを備えた機器１０（以下実機
１０という）のデバッグを行うものであり、第１のプロ
セッサ２と入出力装置インタフェース回路６等を具備す
る。実機ｌＯは第２のプロセッサ１と実機１０の制御プ
ログラムを実行するための第２のメモリ１２等を具備す
る。デバッグ用の第１のプロセッサ２は実機１ｏの第２
のプロセッサ１１と同じものである。デバッグ装［１は
実機１ｏ内の第２のプロセッサ１１のリード端子から入
出力信号を取り出して、第２のプロセッサ１１の代わり
に第１のプロセッサ２にて実機１ｏの制御プログラムを
実行する。すなわち、実機１０の制御プログラムを記憶
したメモ１月２を第１のプロセッサ２に接続し、ＣＲＴ
やキーボード等を接続した入出力装置インタフェース回
路６を介して、第１のプロセッサ２内の各レジスタの表
示・変更、制御プログラムの実行・停止・トレース表示
等を行ない、メモリ１２内の制御プログラムをデバッグ
する。
バッグ装置１はプロセッサを備えた機器１０（以下実機
１０という）のデバッグを行うものであり、第１のプロ
セッサ２と入出力装置インタフェース回路６等を具備す
る。実機ｌＯは第２のプロセッサ１と実機１０の制御プ
ログラムを実行するための第２のメモリ１２等を具備す
る。デバッグ用の第１のプロセッサ２は実機１ｏの第２
のプロセッサ１１と同じものである。デバッグ装［１は
実機１ｏ内の第２のプロセッサ１１のリード端子から入
出力信号を取り出して、第２のプロセッサ１１の代わり
に第１のプロセッサ２にて実機１ｏの制御プログラムを
実行する。すなわち、実機１０の制御プログラムを記憶
したメモ１月２を第１のプロセッサ２に接続し、ＣＲＴ
やキーボード等を接続した入出力装置インタフェース回
路６を介して、第１のプロセッサ２内の各レジスタの表
示・変更、制御プログラムの実行・停止・トレース表示
等を行ない、メモリ１２内の制御プログラムをデバッグ
する。
一方、近年プロセッサの処理スピード向上やメモリ保護
機能の追加等によりプロセッサ自身の機能増強が図られ
ており、このために第４図に示すようにプロセッサ内部
にキューレジスタ２０やキャッシュレジスタ２１等を実
装するものが実現されている。これらレジスタは命令の
先取りを行なったり、物理アドレスの算出に使われたり
するものである。そして従来のプロセッサとのソフトウ
ェア互換性を重視するものは、これらレジスタはプログ
ラムでは直接アクセスできない構成となっている。
機能の追加等によりプロセッサ自身の機能増強が図られ
ており、このために第４図に示すようにプロセッサ内部
にキューレジスタ２０やキャッシュレジスタ２１等を実
装するものが実現されている。これらレジスタは命令の
先取りを行なったり、物理アドレスの算出に使われたり
するものである。そして従来のプロセッサとのソフトウ
ェア互換性を重視するものは、これらレジスタはプログ
ラムでは直接アクセスできない構成となっている。
このようなプロセッサを備えた機器（実機）に対するデ
バッグ装置は、第１のプロセッサ２として、つまりデバ
ッグ用のプロセッサとしてプログラムでは直接アクセス
できない特殊レジスタをもつプロセッサを使用すること
になるので、上記キューレジスタやキャッシュレジスタ
等の特殊用途レジスタの動作に関し１人出力装置インタ
フェース回路６を介しての表示又は変更ができない。
バッグ装置は、第１のプロセッサ２として、つまりデバ
ッグ用のプロセッサとしてプログラムでは直接アクセス
できない特殊レジスタをもつプロセッサを使用すること
になるので、上記キューレジスタやキャッシュレジスタ
等の特殊用途レジスタの動作に関し１人出力装置インタ
フェース回路６を介しての表示又は変更ができない。
このため第１のプロセッサ２内部のキューイングされた
命令が実際にどこまで実行されたか、どのエリアが物理
アドレスに設定されているか等の詳細な動作を知ること
ができないため、実機１０の制御プログラムを正確にモ
ニタ又は制御（実行）を行なうことができず、プログラ
ムのデバッグに多大な時間を費やしていた。
命令が実際にどこまで実行されたか、どのエリアが物理
アドレスに設定されているか等の詳細な動作を知ること
ができないため、実機１０の制御プログラムを正確にモ
ニタ又は制御（実行）を行なうことができず、プログラ
ムのデバッグに多大な時間を費やしていた。
本発明はデバッグ装置内に実装されるプロセッサに上記
特殊用途レジスタをアクセスできる動作モードを設けこ
れを制御することにより実機のプログラムデバッグを効
率よく行なえるデバッグ装置を提供することにある。
特殊用途レジスタをアクセスできる動作モードを設けこ
れを制御することにより実機のプログラムデバッグを効
率よく行なえるデバッグ装置を提供することにある。
上記目的を達成するために、本発明はプロセッサ内部の
特殊用途レジスタへのアクセスを可能とする動作モード
を備えたデバッグ装置内のプロセッサと、この動作モー
ドを制御するための制御回路を具備し特殊用途レジスタ
を直接アクセスできることを特徴とする。
特殊用途レジスタへのアクセスを可能とする動作モード
を備えたデバッグ装置内のプロセッサと、この動作モー
ドを制御するための制御回路を具備し特殊用途レジスタ
を直接アクセスできることを特徴とする。
以下本発明の詳細な説明する。第１図は本発明の一実施
例に係わるデバッグ装置の概略を示す。
例に係わるデバッグ装置の概略を示す。
第１図のデバッグ装［１は、第１のプロセッサ２゜制御
回路３、プロセッサ２の入出力信号ａを入出力信号す又
は入出力信号Ｃに切換えるための切換回路４、デバッグ
装［１の制御プログラムを実行するための第１のメモリ
５、ＣＲＴ、キーボード等を接続するための入出力装置
インタフェース回路６等を具備する。
回路３、プロセッサ２の入出力信号ａを入出力信号す又
は入出力信号Ｃに切換えるための切換回路４、デバッグ
装［１の制御プログラムを実行するための第１のメモリ
５、ＣＲＴ、キーボード等を接続するための入出力装置
インタフェース回路６等を具備する。
デバッグ対象のプログラムを実行する実機１０は。
第２のプロセッサ１１と、実機１ｏの制御プログラムを
実行するための第２のメモリ１２を具備する。
実行するための第２のメモリ１２を具備する。
デバッグ装置１は実機１ｏ内の第２のプロセッサ１１の
代わりに第１のプロセッサ２を用いて、メモリ１２内の
制御プログラムを実行し、命令の１ステツプづつの実行
、指定アドレスからの実行開始、指定アドレスでの実行
停止等を行なって実機１ｏ内のプログラムをデバッグす
るものである。
代わりに第１のプロセッサ２を用いて、メモリ１２内の
制御プログラムを実行し、命令の１ステツプづつの実行
、指定アドレスからの実行開始、指定アドレスでの実行
停止等を行なって実機１ｏ内のプログラムをデバッグす
るものである。
このため、切換回路４は制御回路３の出方信号ｄにより
、第２図に示すように信号ｄが１０′の時はデバッグ装
置ｉ１内の制御プログラムを実行するためにプロセッサ
２の入出力信号ａをデバッグ装置１内の入出力信号すに
接続し、信号ｄが″１′の時は実機１０内の制御プログ
ラムを実行するためにプロセッサ２の入出力信号ａを実
機１０内の入出力信号Ｃに接続する。
、第２図に示すように信号ｄが１０′の時はデバッグ装
置ｉ１内の制御プログラムを実行するためにプロセッサ
２の入出力信号ａをデバッグ装置１内の入出力信号すに
接続し、信号ｄが″１′の時は実機１０内の制御プログ
ラムを実行するためにプロセッサ２の入出力信号ａを実
機１０内の入出力信号Ｃに接続する。
この際、プロセッサ２は、制御回路３の出力信号ｄを切
換回路４と同時に入力し、プロセッサ２はこの入力信号
でプロセッサ内部のマイクロプログラム又はハードウェ
アを切換えることにより、信号ｄが％ ０７１のときは
プロセッサ２内の特殊用途レジスタをアクセスできる特
殊モード、信号ｄが１１′のときはアクセスできない通
常モードとなる。
換回路４と同時に入力し、プロセッサ２はこの入力信号
でプロセッサ内部のマイクロプログラム又はハードウェ
アを切換えることにより、信号ｄが％ ０７１のときは
プロセッサ２内の特殊用途レジスタをアクセスできる特
殊モード、信号ｄが１１′のときはアクセスできない通
常モードとなる。
デバッグ装置１は第２図のＡの状態でキーボード等によ
り、入出力装置インタフェース回路６を介してコマンド
を受付け、実機１０の制御プログラムを実行する時に制
御回路３により信号ｄを′″０′→″１′に変化させＢ
の状態とする。
り、入出力装置インタフェース回路６を介してコマンド
を受付け、実機１０の制御プログラムを実行する時に制
御回路３により信号ｄを′″０′→″１′に変化させＢ
の状態とする。
第２図のＢの状態であらかじめ設定したアドレスでのブ
レーク条件発生時や、スイッチ等を介してのストップ条
件発生時に、制御回路３により信号ｄを１１“→１ｏ′
に変化させＡの状態に戻す。
レーク条件発生時や、スイッチ等を介してのストップ条
件発生時に、制御回路３により信号ｄを１１“→１ｏ′
に変化させＡの状態に戻す。
これらの動作によりデバッグ装置１内の制御プログラム
が動作中はプロセッサ２内の特殊用途レジスタをアクセ
スできるため、特殊用途レジスタの内容を設定してから
の実機１０のプログラム実行や、実機１０のプログラム
実行後に特殊用途レジスタの内容を参照できるので効率
のよいプログラムデバッグが可能となあ。
が動作中はプロセッサ２内の特殊用途レジスタをアクセ
スできるため、特殊用途レジスタの内容を設定してから
の実機１０のプログラム実行や、実機１０のプログラム
実行後に特殊用途レジスタの内容を参照できるので効率
のよいプログラムデバッグが可能となあ。
又、実機１０内の制御プログラムが動作中はプロセッサ
２がプロセッサ１１と同様の動作モードとなるため特殊
用途レジスタの存在を意識させることなしに実機１０内
のプログラムの模擬が可能となる。
２がプロセッサ１１と同様の動作モードとなるため特殊
用途レジスタの存在を意識させることなしに実機１０内
のプログラムの模擬が可能となる。
以上詳述したように本発明によれば従来とのソフトウェ
ア互換性を保つためにプログラムで直接アクセスできな
いレジスタをもち、機能を向上させたプロセッサを用い
た機器に対し効率よくプログラムデバッグを行なえるデ
バッグ装置を提供することかできる。
ア互換性を保つためにプログラムで直接アクセスできな
いレジスタをもち、機能を向上させたプロセッサを用い
た機器に対し効率よくプログラムデバッグを行なえるデ
バッグ装置を提供することかできる。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図を説明するためのタイミング図、第３図
は従来のデバッグ装置のブロック図、第４図はプロセッ
サの機能説明図である。 １・・・デバッグ装置 ２・・・プロセッサ３・・
・制御回路 ４・・・切換回路５・・・メモリ ６・・・入出力装置インタフェース回路１０・・・実機
１１・・・プロセッサ１２・・・メモリ
２０・・・キューレジスタ２１・・・キャ
ッシュレジスタ 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 ｌ゛′ 第２図 第３図 第４図
は従来のデバッグ装置のブロック図、第４図はプロセッ
サの機能説明図である。 １・・・デバッグ装置 ２・・・プロセッサ３・・
・制御回路 ４・・・切換回路５・・・メモリ ６・・・入出力装置インタフェース回路１０・・・実機
１１・・・プロセッサ１２・・・メモリ
２０・・・キューレジスタ２１・・・キャ
ッシュレジスタ 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 ｌ゛′ 第２図 第３図 第４図
Claims (1)
- プロセッサと、該プロセッサの制御プログラムを記憶し
たプログラムメモリを具備する実機の該プロセッサのリ
ード端子から入出力信号を取出してプログラムデバッグ
を行なうデバッグ装置において、該デバッグ装置内に具
備する該プロセッサと同一の動作を行なうデバッグ用プ
ロセッサに該プロセッサ内部にあるプログラムでアクセ
ス不可能な特殊用途レジスタへのアクセスを可能とする
動作モードを設け、該動作モードを選択するための制御
回路を具備したことを特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161171A JPS6222154A (ja) | 1985-07-23 | 1985-07-23 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161171A JPS6222154A (ja) | 1985-07-23 | 1985-07-23 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222154A true JPS6222154A (ja) | 1987-01-30 |
Family
ID=15729937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161171A Pending JPS6222154A (ja) | 1985-07-23 | 1985-07-23 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222154A (ja) |
-
1985
- 1985-07-23 JP JP60161171A patent/JPS6222154A/ja active Pending
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