JPS62219667A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧、大電流のスイッチング素子として用
いることができる伝導度変調型の絶縁ゲート型電界効果
トランジスタに関するものである。
いることができる伝導度変調型の絶縁ゲート型電界効果
トランジスタに関するものである。
従来の技術
近年、伝導度変調型の絶縁ゲート型電界効果トランジス
タ（以下ＭＯ８ＦＥＴと記す）は、高耐圧素子の場合で
も伝導度の変調を用いて直列抵抗成分を低下させること
ができるため、大電流動作が可能であるという長所を有
するため、その開発が活発である。（例えば、Ｉ ＨＤ
Ｍ Ｔｈｅｃｈｎｉｃａ１２・（ Ｄｉｇｅｓｔ １９８２．ＰＰ２６４−２６７ ）以下
、図面を参照し寿から、上述したような従来の伝導度変
調型ＭＯ８ＦＥＴについて説明する。
タ（以下ＭＯ８ＦＥＴと記す）は、高耐圧素子の場合で
も伝導度の変調を用いて直列抵抗成分を低下させること
ができるため、大電流動作が可能であるという長所を有
するため、その開発が活発である。（例えば、Ｉ ＨＤ
Ｍ Ｔｈｅｃｈｎｉｃａ１２・（ Ｄｉｇｅｓｔ １９８２．ＰＰ２６４−２６７ ）以下
、図面を参照し寿から、上述したような従来の伝導度変
調型ＭＯ８ＦＥＴについて説明する。
第３図は、従来の伝導度変調型ＭＯ８ＦＥＴの構造断面
図を示すものである。第３図において、３１は正孔を注
入するために設けているｐ＋型嵩高濃度領域ある。３２
は高電圧印加時に電界を緩和する低濃度ｎ−型ドレイン
領域である。３３はＭＯＳＦＥＴのチャネルを形成する
だめのｐ型バックゲート領域である。３４はソース領域
となる高濃度ｎ＋型領領域ある。３５は絶縁のための５
ｉ０２膜である。３６はゲート電極である。３７はソー
ス領域３とバックゲート領域４とを電気的接続するため
のムｌ電極である。
図を示すものである。第３図において、３１は正孔を注
入するために設けているｐ＋型嵩高濃度領域ある。３２
は高電圧印加時に電界を緩和する低濃度ｎ−型ドレイン
領域である。３３はＭＯＳＦＥＴのチャネルを形成する
だめのｐ型バックゲート領域である。３４はソース領域
となる高濃度ｎ＋型領領域ある。３５は絶縁のための５
ｉ０２膜である。３６はゲート電極である。３７はソー
ス領域３とバックゲート領域４とを電気的接続するため
のムｌ電極である。
第４図は、第３図の伝導度変調型ＭＯ８ＦＥＴの等何回
路をあられしたものである。４１は第３図におけるソー
ス領域３７の端子を意味する。４２は第３図におけるゲ
ート領域３６の端子を意味する。４３は第３図における
ｐ＋＋域３１の端子を意味している。４４は第３図にお
いてゲート３６゜３ベー。
路をあられしたものである。４１は第３図におけるソー
ス領域３７の端子を意味する。４２は第３図におけるゲ
ート領域３６の端子を意味する。４３は第３図における
ｐ＋＋域３１の端子を意味している。４４は第３図にお
いてゲート３６゜３ベー。
ソース３４．ドレイン３２からなるＭＯＳＦＥＴをあら
れしている。４６は第３図においてエミッタ３１．ベー
ス３２．コレクタ３３からなる内蔵されたｐｎｐ ）ラ
ンジスタをあられしている。Ｒ１は第３図における低濃
度ｎ−型領域３２の直列抵抗成分をあられしている。
れしている。４６は第３図においてエミッタ３１．ベー
ス３２．コレクタ３３からなる内蔵されたｐｎｐ ）ラ
ンジスタをあられしている。Ｒ１は第３図における低濃
度ｎ−型領域３２の直列抵抗成分をあられしている。
以上のように構成された伝導度変調型ＭＯ８ＦＩＥＴに
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
まず、第４図において、端子４１を接地し、端子４３に
正のＤＣ電圧を与えておき、ゲート４２に正の電圧を印
加するとＭＯＳＦＥＴ４４はオンになシ、内蔵ｐｎｐ）
ランジスタ４６のベース電位は低下する。この結果、ｐ
ｎｐトランジスタ４６がオンになシ素子に電流が流れる
。
正のＤＣ電圧を与えておき、ゲート４２に正の電圧を印
加するとＭＯＳＦＥＴ４４はオンになシ、内蔵ｐｎｐ）
ランジスタ４６のベース電位は低下する。この結果、ｐ
ｎｐトランジスタ４６がオンになシ素子に電流が流れる
。
発明が解決しようとする問題点
しかしながら、上記のような構成では、内蔵されたｐｎ
ｐトランジスタ４６のオン時のベース電位は、ＭＯ８Ｆ
ＩＣＴ４４の状態によってのみ決定されておシ、ｐｎｐ
）ランジスタのベースはエミッタに対して過大な順バイ
アスを与えられることになるため、内蔵ｐｎｐ ）ラン
ジスタで決まるスイッチング時間が大きくなる。また、
ゲートを切り換えて接地した場合、ベースの電位は電気
的に浮いた状態となるため、内蔵ｐｎｐ）ランジスタの
耐圧は、ＢＶａｌ（０）で決まる低い耐圧しか得られず
、耐圧の低い素子しか得られないという欠点がある。
ｐトランジスタ４６のオン時のベース電位は、ＭＯ８Ｆ
ＩＣＴ４４の状態によってのみ決定されておシ、ｐｎｐ
）ランジスタのベースはエミッタに対して過大な順バイ
アスを与えられることになるため、内蔵ｐｎｐ ）ラン
ジスタで決まるスイッチング時間が大きくなる。また、
ゲートを切り換えて接地した場合、ベースの電位は電気
的に浮いた状態となるため、内蔵ｐｎｐ）ランジスタの
耐圧は、ＢＶａｌ（０）で決まる低い耐圧しか得られず
、耐圧の低い素子しか得られないという欠点がある。
本発明は上記欠点に鑑み、スイッチング速度を短くする
とともに耐圧を向上させることのできる伝導度変調型Ｍ
Ｏ８ＦＩＥＴを提供するものである。
とともに耐圧を向上させることのできる伝導度変調型Ｍ
Ｏ８ＦＩＥＴを提供するものである。
問題点を解決するための手段
上記問題を解決するために、本発明の伝導度変調型ＭＯ
８７ＸＴは、内蔵トランジスタのベース領域を、エミッ
タとなる高濃度領域と接続して構成されている。
８７ＸＴは、内蔵トランジスタのベース領域を、エミッ
タとなる高濃度領域と接続して構成されている。
作用
この構成によって、内蔵トランジスタのベースがエミッ
タと接続されているため、このトランジスタのベースに
過大な順バイアスがかからない。
タと接続されているため、このトランジスタのベースに
過大な順バイアスがかからない。
したがって、過剰な注入が生じず、スイッチング６ペー
ン 速度、特に立ち下がり時間が短くなる。また、素子の耐
圧はトランジスタのＢＶａｌ俤）と等しくなるため、Ｂ
Ｖｃｘ（ｏ）よシも高耐圧となる。
ン 速度、特に立ち下がり時間が短くなる。また、素子の耐
圧はトランジスタのＢＶａｌ俤）と等しくなるため、Ｂ
Ｖｃｘ（ｏ）よシも高耐圧となる。
実施例
以下、本発明の一実施例を図面にもとすいて説明する。
第１図は本発明の伝導度変調型ＭＯ８ＦＩＣＴの構造断
面図を示すものである。第１図におい°て、１はドレイ
ン領域となるｐ＋型である。２は高電圧印加時に電界を
緩和する低濃度ｎ−型ドレイン領域である。３はＭＯＳ
ＦＥＴのチャネルを形成するためのｐ型バックゲート領
域である。４はＭＯＳＦＥＴのソース領域となる高濃度
ｎ＋型領領域ある。６は絶縁のための５ｉ０２膜である
。６はゲート電極である。７はソース領域３とバックゲ
ート領域４と電気的接続をとるためのムｌ電極である。
面図を示すものである。第１図におい°て、１はドレイ
ン領域となるｐ＋型である。２は高電圧印加時に電界を
緩和する低濃度ｎ−型ドレイン領域である。３はＭＯＳ
ＦＥＴのチャネルを形成するためのｐ型バックゲート領
域である。４はＭＯＳＦＥＴのソース領域となる高濃度
ｎ＋型領領域ある。６は絶縁のための５ｉ０２膜である
。６はゲート電極である。７はソース領域３とバックゲ
ート領域４と電気的接続をとるためのムｌ電極である。
８は内蔵ｐｎｐ ）ランジスタのｎ＋ベース電位をとる
ためのｎ＋＋散領域である。９は内蔵りｎｐ）ランジス
タのベース電極である。ｎ＋ベース領域８は素子全体の
周囲を完全にとシ囲むよ６１・−７ うに形成されている。１０はｐ 型領域１とベース電極
９とを結線した端子である。
ためのｎ＋＋散領域である。９は内蔵りｎｐ）ランジス
タのベース電極である。ｎ＋ベース領域８は素子全体の
周囲を完全にとシ囲むよ６１・−７ うに形成されている。１０はｐ 型領域１とベース電極
９とを結線した端子である。
以上のように構成された伝導度変調型ＭＯｉ９ＦＥＴの
動作を等価回路図を用いて説明する。
動作を等価回路図を用いて説明する。
第２図は第１図の伝導度変調型ＭＯ８ＦＥＴの等何回路
をあられしたものである。２１は第１図におけるソース
領域の端子７を意味する。２２は第１図におけるゲート
電極６の端子を意味する。
をあられしたものである。２１は第１図におけるソース
領域の端子７を意味する。２２は第１図におけるゲート
電極６の端子を意味する。
２３は第１図における端子１０を意味している。
２４は第１図において６をゲート、７をソース。
２をドレインとするＭＯＳＦＥＴをあられしている。２
６は第１図において１をエミッタ、２をベース、３をコ
レクタとする内蔵されたｐｎｌ））ランジスタをあられ
している。Ｒ１は第１図における低濃度ｎ−型領域２の
直列抵抗成分をあられしている。Ｒ２は第１図のＭＯＳ
ＦＥＴのドレイン側チャネル端から端子９までの低濃度
ｎ−領域の直列抵抗成分をあられしている。
６は第１図において１をエミッタ、２をベース、３をコ
レクタとする内蔵されたｐｎｌ））ランジスタをあられ
している。Ｒ１は第１図における低濃度ｎ−型領域２の
直列抵抗成分をあられしている。Ｒ２は第１図のＭＯＳ
ＦＥＴのドレイン側チャネル端から端子９までの低濃度
ｎ−領域の直列抵抗成分をあられしている。
以上のように構成された伝導度変調型ＭＯ８ＦＥＴにつ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
７・；−７
まず、第２図において端子２１を接地し、端子２３に正
の電圧を与えておき、ゲート２２に正の電圧を印加する
とＭＯ３ＦＩＥＴ２４はオンになり、内蔵ｐｎｐ トラ
ンジスタ２６０ベース電位は低下する。この結果、ｐｎ
ｐトランジスタ２６がオンになる。この時に、ベース電
位は抵抗Ｒ２を介して結線されているため、ベース電位
はＭＯ８ＦＩＥＴのオン抵抗とＲ２で分圧された電圧と
なる。仁のため過大な順バイアス電圧が印加されず、従
って過剰な正孔の注入が生じにくいためスイッチングス
ピードが向上する。また、ベース電位は、ＭＯＳＦＥＴ
がオフの場合、エミッタ電位と等しくなるため、ｐｎｌ
））ランジスタの耐圧はＢＶｃＸ（Ｉ６となり、素子の
耐圧が向上する。以上のように、本実施例によれば、内
蔵ｐｎｐ）ランジスタのベース領域の電位を、エミッタ
となるｐ＋型嵩高濃度基板等しくなるように接続するこ
とにより、スイッチング特性の向上と高耐圧化を行なう
ことができる。
の電圧を与えておき、ゲート２２に正の電圧を印加する
とＭＯ３ＦＩＥＴ２４はオンになり、内蔵ｐｎｐ トラ
ンジスタ２６０ベース電位は低下する。この結果、ｐｎ
ｐトランジスタ２６がオンになる。この時に、ベース電
位は抵抗Ｒ２を介して結線されているため、ベース電位
はＭＯ８ＦＩＥＴのオン抵抗とＲ２で分圧された電圧と
なる。仁のため過大な順バイアス電圧が印加されず、従
って過剰な正孔の注入が生じにくいためスイッチングス
ピードが向上する。また、ベース電位は、ＭＯＳＦＥＴ
がオフの場合、エミッタ電位と等しくなるため、ｐｎｌ
））ランジスタの耐圧はＢＶｃＸ（Ｉ６となり、素子の
耐圧が向上する。以上のように、本実施例によれば、内
蔵ｐｎｐ）ランジスタのベース領域の電位を、エミッタ
となるｐ＋型嵩高濃度基板等しくなるように接続するこ
とにより、スイッチング特性の向上と高耐圧化を行なう
ことができる。
なお、第１の実施例ではｎ＋領領域素子周辺部に設けた
が、ｎ＋領領域素子周辺部に形成することに限定される
ものではなく、ｎ ベース電位をｐ＋エミッタと同電位
にとるという機能を有するものであれば何でもよい。例
えば、側面あるいは裏面にｎ＋領領域設けることができ
る。
が、ｎ＋領領域素子周辺部に形成することに限定される
ものではなく、ｎ ベース電位をｐ＋エミッタと同電位
にとるという機能を有するものであれば何でもよい。例
えば、側面あるいは裏面にｎ＋領領域設けることができ
る。
発明の効果
以上のように本発明は、内蔵ｐｎｐトランジスタのベー
スとエミッタの電位を等しくすることにより、スイッチ
ング速度の向上、特に立ち下がり時間を短くすることが
できるとともに、素子の耐圧を向上させることができ、
その実用的効果は大なるものがある。
スとエミッタの電位を等しくすることにより、スイッチ
ング速度の向上、特に立ち下がり時間を短くすることが
できるとともに、素子の耐圧を向上させることができ、
その実用的効果は大なるものがある。
第１図は本発明の第１の実施例における伝導度変調型Ｍ
Ｏ８ＦＥＴの断面構造図、第２図はその等価回路図、第
３図は従来の伝導度変調型ＭＯｇＩ！Ｔの断面構造図、
第４図は従来の構造における等価回路図である。 １・・・・・・ｐ型窩濃度領域、２・・・・・・低濃度
ｎ型ドレイン領域、３・・・・・・ｐ型バックゲート領
域、４・・・・・・９Ｉ゛−ゾ 高濃度ｎ型ソース領域、６・・・・・・５１０２膜、６
・・・・・・ゲート電極、７・・・・・・ソース電極、
８・・・・・・ｎ ベースコンタクト領域、９・・・・
・・ベース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
〜Ｉ？）１号ｂＮ さるぐ＼ 区 禮 ｈ へ１ 覧− ？Ｉ−−−ソースｍ子 ｚ２−−−ゲ−）缶部テ ２３−ｍ−トレイン塙手 ２４−−−７＋咋ヤンネルＭＯ５ＦＥＴＦｚ−−−ドレ
インオペ打らＣ１嬢１個Ｌｆ第２図 ？３ 第３図 第４図
Ｏ８ＦＥＴの断面構造図、第２図はその等価回路図、第
３図は従来の伝導度変調型ＭＯｇＩ！Ｔの断面構造図、
第４図は従来の構造における等価回路図である。 １・・・・・・ｐ型窩濃度領域、２・・・・・・低濃度
ｎ型ドレイン領域、３・・・・・・ｐ型バックゲート領
域、４・・・・・・９Ｉ゛−ゾ 高濃度ｎ型ソース領域、６・・・・・・５１０２膜、６
・・・・・・ゲート電極、７・・・・・・ソース電極、
８・・・・・・ｎ ベースコンタクト領域、９・・・・
・・ベース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ
〜Ｉ？）１号ｂＮ さるぐ＼ 区 禮 ｈ へ１ 覧− ？Ｉ−−−ソースｍ子 ｚ２−−−ゲ−）缶部テ ２３−ｍ−トレイン塙手 ２４−−−７＋咋ヤンネルＭＯ５ＦＥＴＦｚ−−−ドレ
インオペ打らＣ１嬢１個Ｌｆ第２図 ？３ 第３図 第４図
Claims (1)
- ドレイン領域の一部が、前記ドレイン領域との間でｐｎ
接合を形成する領域と、電気的に結線されていることを
特徴とする絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062330A JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062330A JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219667A true JPS62219667A (ja) | 1987-09-26 |
| JPH0783115B2 JPH0783115B2 (ja) | 1995-09-06 |
Family
ID=13197015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062330A Expired - Lifetime JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783115B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0450082A1 (en) * | 1989-08-31 | 1991-10-09 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor |
| US5309002A (en) * | 1992-03-30 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with protruding portion |
| WO2007010646A1 (ja) * | 2005-07-15 | 2007-01-25 | Sanken Electric Co., Ltd. | 半導体装置 |
| JP2008258643A (ja) * | 2008-05-19 | 2008-10-23 | Sanken Electric Co Ltd | 半導体装置 |
| WO2012153473A1 (en) * | 2011-05-06 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
-
1986
- 1986-03-20 JP JP61062330A patent/JPH0783115B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0450082A1 (en) * | 1989-08-31 | 1991-10-09 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor |
| US5519245A (en) * | 1989-08-31 | 1996-05-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with reverse conducting current |
| US5309002A (en) * | 1992-03-30 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with protruding portion |
| WO2007010646A1 (ja) * | 2005-07-15 | 2007-01-25 | Sanken Electric Co., Ltd. | 半導体装置 |
| US8143645B2 (en) | 2005-07-15 | 2012-03-27 | Sanken Electric Co., Ltd. | Semiconductor device having a stacked multi structure that has layered insulated gate-type bipolar transistors |
| JP2008258643A (ja) * | 2008-05-19 | 2008-10-23 | Sanken Electric Co Ltd | 半導体装置 |
| WO2012153473A1 (en) * | 2011-05-06 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| JPH0783115B2 (ja) | 1995-09-06 |
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