JPS594077A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS594077A JPS594077A JP11167882A JP11167882A JPS594077A JP S594077 A JPS594077 A JP S594077A JP 11167882 A JP11167882 A JP 11167882A JP 11167882 A JP11167882 A JP 11167882A JP S594077 A JPS594077 A JP S594077A
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- 239000000969 carrier Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果トランジスタに係り、特に電界効果
トランジスタのドレイン領域の構造を改良して電気的特
性の向上をはかることを目的とする。
トランジスタのドレイン領域の構造を改良して電気的特
性の向上をはかることを目的とする。
電界効果トランジスタ（以下ＦＥＴと略称する）は耐圧
とＯＮ抵抗の相反関係が甚だしく、次に述べるＯＮ抵抗
に最も支配的なドレイン高抵抗層の比抵抗と厚さをいか
に小さくして高い耐圧を得るかが設計上のキーポイント
になっておシ、耐圧設計の最適化をはかる必要がある。
とＯＮ抵抗の相反関係が甚だしく、次に述べるＯＮ抵抗
に最も支配的なドレイン高抵抗層の比抵抗と厚さをいか
に小さくして高い耐圧を得るかが設計上のキーポイント
になっておシ、耐圧設計の最適化をはかる必要がある。
また、ＭＯＳ ＦＥＴのスイッチング速度は非常に速く
スイッチング損失を大幅に低減できる特長があるが、一
方ではバイポーラトランジスタに比べて飽和電圧が大き
くパワー損失が増大する欠点があった。上記飽和電圧を
小さくするためには、チップ面積を大きくすることが号
も簡単であるが形状が大型化し現状に即応しない。非飽
和領域におけるＯＮ抵抗は第１図に模式的に断面図示す
るＮｏ５Ｆ’ＥＴについて次式で示される。
スイッチング損失を大幅に低減できる特長があるが、一
方ではバイポーラトランジスタに比べて飽和電圧が大き
くパワー損失が増大する欠点があった。上記飽和電圧を
小さくするためには、チップ面積を大きくすることが号
も簡単であるが形状が大型化し現状に即応しない。非飽
和領域におけるＯＮ抵抗は第１図に模式的に断面図示す
るＮｏ５Ｆ’ＥＴについて次式で示される。
ＲｏＮ＝ Ｌｓ ＋ Ｒｃｈ ＋ Ｒａｃ ＋ ＲＤ＋
Ｒｓｕｂ（式中、Ｒ８はソース抵抗、Ｒｃｈはチャン
ネル抵抗、Ｒａｃは蓄積抵抗、ＲＤはドレイン抵抗、Ｒ
ｓｕｂは基板抵抗を夫々示す） 上式において、スイッチングレギュレータ用パワーＭＯ
８ＰＥＴについてはドレイン抵抗（ＲＤ）がもつとも支
配的な成分であり、主に高抵抗領域（Ｎ一層）における
′ｗ１圧降下による軍、力消費が大きく影響していると
いう問題点がある。
Ｒｓｕｂ（式中、Ｒ８はソース抵抗、Ｒｃｈはチャン
ネル抵抗、Ｒａｃは蓄積抵抗、ＲＤはドレイン抵抗、Ｒ
ｓｕｂは基板抵抗を夫々示す） 上式において、スイッチングレギュレータ用パワーＭＯ
８ＰＥＴについてはドレイン抵抗（ＲＤ）がもつとも支
配的な成分であり、主に高抵抗領域（Ｎ一層）における
′ｗ１圧降下による軍、力消費が大きく影響していると
いう問題点がある。
この発明は斜上の従来のＦＥＴの構造の欠点を改良する
ためになされたもので、コレクタにおける電圧降下ロス
を低減させる構造を提供する。
ためになされたもので、コレクタにおける電圧降下ロス
を低減させる構造を提供する。
この発明にかかる軍、界効果トランジスタはそのドレイ
ン電極によって短絡されたドレイン領域とは反対導電型
の領域を形成したことを特徴とするものである。
ン電極によって短絡されたドレイン領域とは反対導電型
の領域を形成したことを特徴とするものである。
一例のＭＯＳ ＦＥＴの断面を第２図に示し、そのソー
ス電極（Ｓ）からソース領域（１）、ドレイン領域（２
）ヲ経てドレイン電極（Ｄ）に至る電流の分布が破線で
示されている。なお、（Ｇ）はゲート電極、（３）は酸
化シリコン層（電気絶縁層）、（４）はチャンネル形成
ベース領域、（５）はドレイン高濃波領域である。
ス電極（Ｓ）からソース領域（１）、ドレイン領域（２
）ヲ経てドレイン電極（Ｄ）に至る電流の分布が破線で
示されている。なお、（Ｇ）はゲート電極、（３）は酸
化シリコン層（電気絶縁層）、（４）はチャンネル形成
ベース領域、（５）はドレイン高濃波領域である。
次に、この発明を第３図に１例を示すＭＯＳ−ＰＥＴに
よ狡説明する。図示の半導体素子（以降素子と略称）は
ドレイン領域（２つのみが異なっている。
よ狡説明する。図示の半導体素子（以降素子と略称）は
ドレイン領域（２つのみが異なっている。
すなわち、ドレイン領域（２うにはこの領域が占める主
面の一部から反対導電型物質を拡散させてソース領域（
１）に対向させた反対導電型領域（６）、 （６３・・
・が形成されている。そして、第２図に示した電流の流
路の一部（特に上記反対導電型領域の近傍部）について
みると、Ｐの反対導電型領域（６）とＮのドレイン領域
（２つとのＰＮ接合（７）は、主面ではドレイン軍、極
で短絡されて等電位であるが、ソース領域に接近した、
すなわち深い部分では電位が高くなりＰ領域から正孔が
注入される。この注入された正孔によりキャリヤモジュ
レーションを生じ、ドレイン領域の抵抗が下がり電圧降
下が低減するように々っている。
面の一部から反対導電型物質を拡散させてソース領域（
１）に対向させた反対導電型領域（６）、 （６３・・
・が形成されている。そして、第２図に示した電流の流
路の一部（特に上記反対導電型領域の近傍部）について
みると、Ｐの反対導電型領域（６）とＮのドレイン領域
（２つとのＰＮ接合（７）は、主面ではドレイン軍、極
で短絡されて等電位であるが、ソース領域に接近した、
すなわち深い部分では電位が高くなりＰ領域から正孔が
注入される。この注入された正孔によりキャリヤモジュ
レーションを生じ、ドレイン領域の抵抗が下がり電圧降
下が低減するように々っている。
従来のＦＥＴには第４図に示す縦型のＭＯＳ−ＦＥＴ
。
。
第５図に示す横型のＭＯＳ−ＦＥＴ 、第６図に示す縦
型の接合形ＦＥＴ 、第７図に示す横型の接合形ＦＥＴ
などがある。各図において、（１）はソース領域、（２
）はドレイン領域、（３）は酸化シリコン層、（４）は
チャンネル形成ベース領域、（５）、（至）、ｌ′ｌｅ
、（伺はドレイン高濃度領域、（８） 、 （＋、ｌは
ゲート領域、ｆ９）ｌｄ分離領域である。
型の接合形ＦＥＴ 、第７図に示す横型の接合形ＦＥＴ
などがある。各図において、（１）はソース領域、（２
）はドレイン領域、（３）は酸化シリコン層、（４）は
チャンネル形成ベース領域、（５）、（至）、ｌ′ｌｅ
、（伺はドレイン高濃度領域、（８） 、 （＋、ｌは
ゲート領域、ｆ９）ｌｄ分離領域である。
第８図に示す素子は縦型のＭＯＳ−ＦＥＴで、ドレイン
領域がドレイン領域（１２とドレイン電極（Ｄ）側に設
けられたドレイン高濃度領域（＋鴫とがらなり、さらに
ドレイン・高濃度領域の主面の一部からソース領域に対
向させた、反対導電型領域ｆｌｅ 、 Ｈ−が形成され
ている。
領域がドレイン領域（１２とドレイン電極（Ｄ）側に設
けられたドレイン高濃度領域（＋鴫とがらなり、さらに
ドレイン・高濃度領域の主面の一部からソース領域に対
向させた、反対導電型領域ｆｌｅ 、 Ｈ−が形成され
ている。
次に第９図に示す素子は横型のＭＯＳ−ＦＥＴで、ドレ
イン高濃度領域ｆｆｉがソース領域（１）やチャンネル
形成ベース領域（４）と同じ主面側に形成され、これに
本発明の反対導電型領域（イ）、（２ｅ・・・が形成さ
れている。
イン高濃度領域ｆｆｉがソース領域（１）やチャンネル
形成ベース領域（４）と同じ主面側に形成され、これに
本発明の反対導電型領域（イ）、（２ｅ・・・が形成さ
れている。
次に第１０図に横型Ｊ−ＦＥＴの素子を示す２、図にお
ける（８）はゲート領域、ｃ１ツはドレイン高濃度領域
、（イ）は本発明Ｋかかる反対導電型領域、（９）は分
離領域である。
ける（８）はゲート領域、ｃ１ツはドレイン高濃度領域
、（イ）は本発明Ｋかかる反対導電型領域、（９）は分
離領域である。
さらに、第１１図に示す縦型Ｊ−ＦＥＴけドレイン高濃
度領域（４９を有し、これに本発明にかかる反対導電型
領域１１Ｅｉ） 、 （４ｆ９・・・が設けられている
。なお、０８はゲート領域である。
度領域（４９を有し、これに本発明にかかる反対導電型
領域１１Ｅｉ） 、 （４ｆ９・・・が設けられている
。なお、０８はゲート領域である。
なお、本発明にかかる反対導電型領域は、ドレイン領域
と接合を成すものであるが、前記実施例では、これを全
てドレイン電極によって短絡した如く示した。しかし、
短絡の目的が実質的に達成されうるならばドレイン電極
近傍における前記接合を破壊せしめる如き手段を用いて
もよい。
と接合を成すものであるが、前記実施例では、これを全
てドレイン電極によって短絡した如く示した。しかし、
短絡の目的が実質的に達成されうるならばドレイン電極
近傍における前記接合を破壊せしめる如き手段を用いて
もよい。
斜上の構造に基づく現象はソースから流れる電流が大き
い程注入も大きくなるため大電流スイッチングになる程
効果は大きい。またこの構造は注入された正孔が消滅す
る時間だけスイッチングタイムが遅くなる傾向があるが
、電圧降下損失が顕著に低減できる効果を実用」〕組み
合わせ協調させることＫよって充分要望に応じうる。こ
れに基づき半導体チップのサイズが縮小できる顕著な利
点がある。
い程注入も大きくなるため大電流スイッチングになる程
効果は大きい。またこの構造は注入された正孔が消滅す
る時間だけスイッチングタイムが遅くなる傾向があるが
、電圧降下損失が顕著に低減できる効果を実用」〕組み
合わせ協調させることＫよって充分要望に応じうる。こ
れに基づき半導体チップのサイズが縮小できる顕著な利
点がある。
第１図はＭＯＳ ＦＥＴにおけるＯＮ抵抗を説明するた
めの断面図、第２図はＭＯＳ ＰＥＴの断面図、第３図
け１実施例のＭＯＳ ＦＥＴ素子の断面図、第４図、第
５図、第６図および第７図はいずれも従来のＦＦＪＴ素
子の断面図、第８図、第９図、第１θ図および第１１図
はいずれも夫々がこの発明の実施例ＫかかるＦＥＡＴ素
子の断面図である。 １ ソース領域 ２．２′ ドレイン領域 ４ チャンネル形成ベース領域５．１５，２５
，３５．４５ ドレイン高濃度領域 ６．１６，２６，３６．４６ ドレイン領域と反対導電型領域 Ｄ ドレイン電極 Ｓ ソース電極 Ｇ ゲート電極 代理人 弁理士 井 上 −男 第１図 わ 第 ２ 図 一３７゛ 第３図 り 第４図 仁 第５図 第 ６ 図 第 ７ 図 第 ８ 図 第９図 第 １０ 図
めの断面図、第２図はＭＯＳ ＰＥＴの断面図、第３図
け１実施例のＭＯＳ ＦＥＴ素子の断面図、第４図、第
５図、第６図および第７図はいずれも従来のＦＦＪＴ素
子の断面図、第８図、第９図、第１θ図および第１１図
はいずれも夫々がこの発明の実施例ＫかかるＦＥＡＴ素
子の断面図である。 １ ソース領域 ２．２′ ドレイン領域 ４ チャンネル形成ベース領域５．１５，２５
，３５．４５ ドレイン高濃度領域 ６．１６，２６，３６．４６ ドレイン領域と反対導電型領域 Ｄ ドレイン電極 Ｓ ソース電極 Ｇ ゲート電極 代理人 弁理士 井 上 −男 第１図 わ 第 ２ 図 一３７゛ 第３図 り 第４図 仁 第５図 第 ６ 図 第 ７ 図 第 ８ 図 第９図 第 １０ 図
Claims (1)
- 【特許請求の範囲】 ＋１） 電界効果トランジスタにおいて、そのドレイ
ン領域に多数キャリヤを注入して、ドレイン領域におけ
る電圧降下を低減させる反対導電型領域を設け、ドレイ
ン領域に接続するドレイン電極により該反対導電型領域
を短絡したことを特徴とする電界効果トランジスタ。 （２、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記反対導電型領域がドレイン電極でドレ
イン領域と短絡された面からソース領域に向って延びて
いることを特徴とする縦型の絶縁ゲート電界効果トラン
ジスタ。 （３）特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記反対導電型領域がドレイン電極でドレ
イン領域と短絡された面に沿うてソース領域に向って延
びていることを特徴とする横型の絶縁ゲート電界効果ト
ランジスタ。 （４）特許請求の範囲第１項記載の電界効果トランジス
タにおいて、反対導電型領域がドレイン電極でドレイン
領域と短絡された面からソース領域に向って延びている
ことを特徴とする縦型の接合形電界効果トランジスタ。 （５）特許請求の範囲第１項記載の電界効果トランジス
タにおいて、反対導電型領域がドレイン電極でドレイン
領域と短絡された面に沿うてソース領域に向は延びてい
る横型の接合形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167882A JPS594077A (ja) | 1982-06-30 | 1982-06-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167882A JPS594077A (ja) | 1982-06-30 | 1982-06-30 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594077A true JPS594077A (ja) | 1984-01-10 |
Family
ID=14567404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11167882A Pending JPS594077A (ja) | 1982-06-30 | 1982-06-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594077A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JPS6248073A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62126668A (ja) * | 1985-11-27 | 1987-06-08 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62219667A (ja) * | 1986-03-20 | 1987-09-26 | Matsushita Electronics Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| US4841345A (en) * | 1985-08-27 | 1989-06-20 | Mitsubishi Denki Kabushiki Kaisha | Modified conductivity modulated MOSFET |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428579A (en) * | 1977-08-05 | 1979-03-03 | Hitachi Ltd | Field effect switching element |
| JPS56150870A (en) * | 1980-03-25 | 1981-11-21 | Rca Corp | Vertical mos-fet device |
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
-
1982
- 1982-06-30 JP JP11167882A patent/JPS594077A/ja active Pending
Patent Citations (3)
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| JPH0465552B2 (ja) * | 1983-06-23 | 1992-10-20 | Sanken Electric Co Ltd | |
| JPS6248073A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | 半導体装置 |
| US4841345A (en) * | 1985-08-27 | 1989-06-20 | Mitsubishi Denki Kabushiki Kaisha | Modified conductivity modulated MOSFET |
| JPH0551188B2 (ja) * | 1985-08-27 | 1993-07-30 | Mitsubishi Electric Corp | |
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