JPS62219300A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62219300A JPS62219300A JP61061265A JP6126586A JPS62219300A JP S62219300 A JPS62219300 A JP S62219300A JP 61061265 A JP61061265 A JP 61061265A JP 6126586 A JP6126586 A JP 6126586A JP S62219300 A JPS62219300 A JP S62219300A
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- JP
- Japan
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- test
- data
- terminals
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000012360 testing method Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、同−岳板上に複数のメモリ回路ブロックが形
成された半導体集積回路において、前記複数のメモリ回
路ブロックのレジスタ同士を基板周辺部に設けたテスト
端子に直列に接続することにより、 必要最小限の入出力端子数を確保すると共に、論理設計
者のテストデータ作成作業を解放するようにしたもので
ある。
成された半導体集積回路において、前記複数のメモリ回
路ブロックのレジスタ同士を基板周辺部に設けたテスト
端子に直列に接続することにより、 必要最小限の入出力端子数を確保すると共に、論理設計
者のテストデータ作成作業を解放するようにしたもので
ある。
本発明は半導体集積回路に係り、特にランダム・アクセ
ス・メモリ(RAM)を複数ブロック有する、ゲートア
レイLSI(大規模集積回路)に関する。
ス・メモリ(RAM)を複数ブロック有する、ゲートア
レイLSI(大規模集積回路)に関する。
LSIユーヂの多様な要求に応じてLSIを短期間で多
品種少a生産する場合、フルカスタムLSIでは膨大な
開発期間と費用がかかるため、ゲートアレイLSIが用
いられることは周知の通りである。
品種少a生産する場合、フルカスタムLSIでは膨大な
開発期間と費用がかかるため、ゲートアレイLSIが用
いられることは周知の通りである。
このゲートアレイLSIは、トランジスタ、抵抗等より
なる基本的論理ゲートなどが多数個予め同−基板上に規
則的に配置されてあり、それらの間の配線のみをLSI
ユーヂの論理回路情報に従ってLSIメーカが行なうこ
とにより、LSIユーザの要求する論理回路g!能を実
現する(これをマスタースライス方式という)。このマ
スタースライス方式LSIによれば、配線のみでよいの
で、マスク設計は簡単となり、開発期間の短縮化を実現
できる。
なる基本的論理ゲートなどが多数個予め同−基板上に規
則的に配置されてあり、それらの間の配線のみをLSI
ユーヂの論理回路情報に従ってLSIメーカが行なうこ
とにより、LSIユーザの要求する論理回路g!能を実
現する(これをマスタースライス方式という)。このマ
スタースライス方式LSIによれば、配線のみでよいの
で、マスク設計は簡単となり、開発期間の短縮化を実現
できる。
かかるゲートアレイLSIの中には、例えば信号の伝搬
遅延を減少して外部の大容量メモリのアクセスタイムを
向上するためのキャッシュメモリとして使用することな
どを目的として、基本的論理ゲートが多数個規則的に配
置されたブロックを右する基板と同一基板上に、例えば
ランダム・アクセス・メモリ(RAM)が複数ブロック
予め配置されたものが知られている。このゲートアレイ
LSIにおいては、RAMのテスト方式が極めて重要と
なる。
遅延を減少して外部の大容量メモリのアクセスタイムを
向上するためのキャッシュメモリとして使用することな
どを目的として、基本的論理ゲートが多数個規則的に配
置されたブロックを右する基板と同一基板上に、例えば
ランダム・アクセス・メモリ(RAM)が複数ブロック
予め配置されたものが知られている。このゲートアレイ
LSIにおいては、RAMのテスト方式が極めて重要と
なる。
複数のRAMブロックを有するゲートアレイLSlにお
いて、従来RAMのテスト端子が設けられていなかった
ので、LSIの入出力端子よりみてLSI内のRAMの
論理動作を確認するためのタイミングチャーi〜、すな
わちテストパターンは論理設計者(LSIユーザ)が設
目し、それに駐づいてRAMのテストが行なわれていた
。
いて、従来RAMのテスト端子が設けられていなかった
ので、LSIの入出力端子よりみてLSI内のRAMの
論理動作を確認するためのタイミングチャーi〜、すな
わちテストパターンは論理設計者(LSIユーザ)が設
目し、それに駐づいてRAMのテストが行なわれていた
。
また、RAM専用のテスト端子を設Cノで、複数のRA
Mブロックの各々に対して並列にデス]・データを入力
してテストを行なう方法も従来あった。
Mブロックの各々に対して並列にデス]・データを入力
してテストを行なう方法も従来あった。
しかるに、この従来のテスト方式ではLSIユーザがテ
ストパターンを設計しなければならないので、設計の負
担が大であるという問題点があった。また、RAMのテ
スト端子を付加した従来方法はRAMが複数ブロックあ
り、それらに並列にテストデータを入力するためテスト
端子が多数必要となってしまう。
ストパターンを設計しなければならないので、設計の負
担が大であるという問題点があった。また、RAMのテ
スト端子を付加した従来方法はRAMが複数ブロックあ
り、それらに並列にテストデータを入力するためテスト
端子が多数必要となってしまう。
しかし、LSIの入出力端子数、すなわちLSIパッケ
ージのビン数は成る一定の制約があるので、上記の多数
のテスト端子の付加によって最小限の信号線用の入出力
端子数が確保できないという問題点があった。
ージのビン数は成る一定の制約があるので、上記の多数
のテスト端子の付加によって最小限の信号線用の入出力
端子数が確保できないという問題点があった。
本発明はこのような点に鑑みて創作されたもので、信号
線用の入出力端子数を必要最小限確保してRAM等のメ
モリ回路のテストを行ない得る半導体集積回路を提供す
ることを目的とする。
線用の入出力端子数を必要最小限確保してRAM等のメ
モリ回路のテストを行ない得る半導体集積回路を提供す
ることを目的とする。
本発明の半導体集積回路は、
同一基板上に複数のメモリ回路ブロックが形成された半
導体集積回路において、 第1及び第2のテスト端子及び切換え端子を前記基板の
周辺部に設け、前記複数のメモリ回路ブロックのデータ
レジスタ同tを前記第1のテスト端子に対して互いに直
列に接続すると共に、アドレスレジスタ同モを第2のテ
スト端子に対して互いに直列に接続した構成としたもの
である。
導体集積回路において、 第1及び第2のテスト端子及び切換え端子を前記基板の
周辺部に設け、前記複数のメモリ回路ブロックのデータ
レジスタ同tを前記第1のテスト端子に対して互いに直
列に接続すると共に、アドレスレジスタ同モを第2のテ
スト端子に対して互いに直列に接続した構成としたもの
である。
上記手段によれば、テストモード時には前記切換え端子
へ半導体集積回路の内部回路とメモリ回路ブロックとを
切離すための信号を供給した後、予め作成したテストデ
ータ及びテスト用アドレスデータを前記第1及び第2テ
スト端子に供給する。
へ半導体集積回路の内部回路とメモリ回路ブロックとを
切離すための信号を供給した後、予め作成したテストデ
ータ及びテスト用アドレスデータを前記第1及び第2テ
スト端子に供給する。
これらのテスト端子は複数のメモリ回路ブロック内の各
レジスタに直列に接続されているので、上記のテストデ
ータは複数のメモリ回路ブロック内の複数のデータレジ
スタを順次シリアルに転送されると共に、テスト用アド
レスデータは複数のアドレスレジスタを順次シリアルに
転送される。
レジスタに直列に接続されているので、上記のテストデ
ータは複数のメモリ回路ブロック内の複数のデータレジ
スタを順次シリアルに転送されると共に、テスト用アド
レスデータは複数のアドレスレジスタを順次シリアルに
転送される。
第1図は本発明の一実施例の構成図を示す。U板1上に
は例えばCMO8+−ランジスタ等よりなる基本的論理
ゲートが多数個規則的に配置されたゲートブロック2と
、RAMブロック3.4及び5とが夫々形成されている
。また、基板1の周辺部にはブロック2〜5と接続され
るべき入出力端子6,7.8及び9が夫々設けられてい
る。
は例えばCMO8+−ランジスタ等よりなる基本的論理
ゲートが多数個規則的に配置されたゲートブロック2と
、RAMブロック3.4及び5とが夫々形成されている
。また、基板1の周辺部にはブロック2〜5と接続され
るべき入出力端子6,7.8及び9が夫々設けられてい
る。
かかる構成のゲートアレイLSIにおいて、3つのRA
Mブロック3,4及び5の各々には別々に専用のRAM
テスト回路3a、4a及び5aが設けられている。また
、RAM専用専用ヒスト端子1011と切換え端子12
とが夫々基板1の周辺部に設けられている。w1述する
如く、テスト端子10にはテストデータが入力され、テ
スト端子11にはテスト用アドレスデータが人力される
。
Mブロック3,4及び5の各々には別々に専用のRAM
テスト回路3a、4a及び5aが設けられている。また
、RAM専用専用ヒスト端子1011と切換え端子12
とが夫々基板1の周辺部に設けられている。w1述する
如く、テスト端子10にはテストデータが入力され、テ
スト端子11にはテスト用アドレスデータが人力される
。
更に、切換え端子12にはこのゲートアレイLSIの内
部回路とRAMブロック3〜5との接続を切離すか、接
続させる信号が入力される。
部回路とRAMブロック3〜5との接続を切離すか、接
続させる信号が入力される。
RAMテスト回路3a、4a及び5aは夫々互いに直列
に接続され、かつ、テスト端子10゜11にも直列に接
続されている。
に接続され、かつ、テスト端子10゜11にも直列に接
続されている。
次にRAMテスト回路3a〜5a等の構成及び動作につ
いて更に詳細に説明するに、第2図は本発明の要部の一
実施例の回路図を示す。同図中、第1図と同一構成部分
には同一符号を付しである。
いて更に詳細に説明するに、第2図は本発明の要部の一
実施例の回路図を示す。同図中、第1図と同一構成部分
には同一符号を付しである。
第2図において、RAMテスト回路3aはトライステー
トゲート(以下、ゲートと略す)14゜15a、15b
1データレジスタ16及びアドレスレジスタ17よりな
る。また、RAMテスト回路4aはゲート18.19a
、19b、データレジスタ20及びアドレスレジスタ2
1よりなる。
トゲート(以下、ゲートと略す)14゜15a、15b
1データレジスタ16及びアドレスレジスタ17よりな
る。また、RAMテスト回路4aはゲート18.19a
、19b、データレジスタ20及びアドレスレジスタ2
1よりなる。
更にRAMテスト回路5aはゲート22.238゜23
b、データレジスタ24及びアドレスレジスタ25より
なる。
b、データレジスタ24及びアドレスレジスタ25より
なる。
また、26.27及び28はゲートアレイLSI内部回
路よりのアドレス信号入力端子である。
路よりのアドレス信号入力端子である。
テスト端子10はゲート14.データレジスタ16、ゲ
ート18.データレジスタ20.ゲート22を夫々直列
に介してデータレジスタ24に接続されている。また、
テスト端子11はゲート15a、アドレスレジスタ17
.ゲート19a。
ート18.データレジスタ20.ゲート22を夫々直列
に介してデータレジスタ24に接続されている。また、
テスト端子11はゲート15a、アドレスレジスタ17
.ゲート19a。
アドレスレジスタ21.ゲート23aを夫々直列に介し
てアドレスレジスタ25に接続されている。
てアドレスレジスタ25に接続されている。
データレジスタ16.20及び24は夫々複数ビットの
レジスタで、RAMブロック3,4及び5に対して、別
々に書ぎ込まれるべぎテストデータを並列に供給J′る
。またアドレスレジスタ17゜21及び25は夫々複数
ビットのレジスタで、RAMブロック3.4及び5ヘア
ドレス信号を並列に出力する。
レジスタで、RAMブロック3,4及び5に対して、別
々に書ぎ込まれるべぎテストデータを並列に供給J′る
。またアドレスレジスタ17゜21及び25は夫々複数
ビットのレジスタで、RAMブロック3.4及び5ヘア
ドレス信号を並列に出力する。
切換え端子12には、テストモード時にハイレベル、テ
ストモード以外のモード時にローレベルの信号が入力さ
れる。テスト端子10及び11にはLSIメーカ側で作
成したテストデータが人力される。
ストモード以外のモード時にローレベルの信号が入力さ
れる。テスト端子10及び11にはLSIメーカ側で作
成したテストデータが人力される。
テストモード時の動作につぎ説明するに、このときは、
まず、切換え端子12を介してハイレベルの信号がゲー
ト14b、15b、18b、19b。
まず、切換え端子12を介してハイレベルの信号がゲー
ト14b、15b、18b、19b。
22b及び23bの各1IJ1tII端子に夫々印加さ
れてこれらをオフとする。
れてこれらをオフとする。
一方、切換え端子12よりのハイレベルの信号はインバ
ータ29により極性反転されてローレベルに変換された
後、ゲート14a、15a、18a。
ータ29により極性反転されてローレベルに変換された
後、ゲート14a、15a、18a。
19a、22a及び23aの8制t[l端子に夫々印加
されてこれらをオンとする。
されてこれらをオンとする。
その結果、アドレスレジスタ17.21及び25が内部
回路から切離される。なお、データレジスタ16.20
及び24にはテスト回路専用とされである。
回路から切離される。なお、データレジスタ16.20
及び24にはテスト回路専用とされである。
次にテスト端子11にテスト用アドレスデータがシリア
ルに入力される。このテスト用アドレスデータはゲート
15を通してアドレスレジスタ17にシリアルに入力さ
れ、入出力端子7〜9のうち所定の入出力端子からのり
[1ツクに基づいてこのアドレスレジスタ17内でシフ
トされる。アドレスレジスタ17の全段に記憶されたテ
スト用アドレスデータはRAMブロック3のRAMに並
列に供給されてそのアドレスを選択する。
ルに入力される。このテスト用アドレスデータはゲート
15を通してアドレスレジスタ17にシリアルに入力さ
れ、入出力端子7〜9のうち所定の入出力端子からのり
[1ツクに基づいてこのアドレスレジスタ17内でシフ
トされる。アドレスレジスタ17の全段に記憶されたテ
スト用アドレスデータはRAMブロック3のRAMに並
列に供給されてそのアドレスを選択する。
引続いて、テスト端子10にシリアル入来したテストデ
ータはゲート14を通しでデータレジスタ1°6に入力
される。このデータレジスタ16によりテストデータは
直並列変換されてRAMブロック3のRAMの上記選択
されたアドレスに古き込まれる。
ータはゲート14を通しでデータレジスタ1°6に入力
される。このデータレジスタ16によりテストデータは
直並列変換されてRAMブロック3のRAMの上記選択
されたアドレスに古き込まれる。
次に、アドレスレジスタ17よりシリアルに取り出され
たテスト用アドレスデータはゲート19aを通してアド
レスレジスタ21にシリアルに入力される。引続いてデ
ータレジスタ16内をシフトされてこれよりシリアルに
取り出されたテスト端子10よりのテストデータは、ゲ
ート18を通してデータレジスタ20に人力される。ア
ドレスレジスタ21の並列出力アドレスデータに基づい
て、データレジスタ20の並列出力テストデータがRA
Mブロック4内のRAMに宙き込まれる。
たテスト用アドレスデータはゲート19aを通してアド
レスレジスタ21にシリアルに入力される。引続いてデ
ータレジスタ16内をシフトされてこれよりシリアルに
取り出されたテスト端子10よりのテストデータは、ゲ
ート18を通してデータレジスタ20に人力される。ア
ドレスレジスタ21の並列出力アドレスデータに基づい
て、データレジスタ20の並列出力テストデータがRA
Mブロック4内のRAMに宙き込まれる。
その後、上記と同様にしてアドレスレジスタ21よりシ
リアルに取り出されたテスト用アドレスデータはゲート
23aを通してアドレスレジスタ25に入力される。更
にデータレジスタ20よりシリアルに取り出されたテス
トデータはゲート22を通してデータレジスタ24にシ
リアルに入力され、ここで直並列変換されてRAMブロ
ック5内のRAMに書き込まれる。
リアルに取り出されたテスト用アドレスデータはゲート
23aを通してアドレスレジスタ25に入力される。更
にデータレジスタ20よりシリアルに取り出されたテス
トデータはゲート22を通してデータレジスタ24にシ
リアルに入力され、ここで直並列変換されてRAMブロ
ック5内のRAMに書き込まれる。
RAMブロック3〜5のRAMの書き込み及び読み出し
の制御は、入出力端子7〜9の中の所定の入出力端子を
利用して入力される制御パルスにより行なわれる。
の制御は、入出力端子7〜9の中の所定の入出力端子を
利用して入力される制御パルスにより行なわれる。
読み出し時にはF記と同様にしてアドレス選択。
データ読み出しが順次行なわれる。RAMブロック3〜
5から読み出されたデータは入出力端子6〜9のうち所
定の入出力端子から取り出される。
5から読み出されたデータは入出力端子6〜9のうち所
定の入出力端子から取り出される。
この読み出しデータにより、ゲートアレイLSI内のR
AMブロック3〜5の論理動作を確認することができる
。
AMブロック3〜5の論理動作を確認することができる
。
このように、テストデータ及びテスト用アドレスデータ
は夫々データレジスタ16.20及び24やアドレスレ
ジスタ17.21及び25を順次シリアルに転送される
ため、テスト端子は10及び11の2つだけでよく、切
換え端子12を含めても全部で3端子だけで済む。
は夫々データレジスタ16.20及び24やアドレスレ
ジスタ17.21及び25を順次シリアルに転送される
ため、テスト端子は10及び11の2つだけでよく、切
換え端子12を含めても全部で3端子だけで済む。
テストモード以外のモード時には切換え端子12にはロ
ーレベルの信号が入力されるから、インバータ29の出
力信号はハイレベルとなり、ゲート14.158.22
及び23aが夫々オフとされて各レジスタ16.17.
20,21.24及び25へのテスト端子10及び11
よりのデータの入力を禁止する。
ーレベルの信号が入力されるから、インバータ29の出
力信号はハイレベルとなり、ゲート14.158.22
及び23aが夫々オフとされて各レジスタ16.17.
20,21.24及び25へのテスト端子10及び11
よりのデータの入力を禁止する。
これと同時に、ゲート15b、19b及び23bが切換
え端子12よりのローレベルの信号により夫々オンとさ
れるので、内部回路より端子26゜27及び28を別々
に介して入来する各アドレスデータがゲート15b、1
9b及び23bを別々に通してアドレスレジスタ17.
21及び25に並列に入力される。
え端子12よりのローレベルの信号により夫々オンとさ
れるので、内部回路より端子26゜27及び28を別々
に介して入来する各アドレスデータがゲート15b、1
9b及び23bを別々に通してアドレスレジスタ17.
21及び25に並列に入力される。
なお、本発明はRAM以外のメモリ回路(例えばROM
)が複数70ツク形成されたゲートアレイLSIやRA
M及びROMが混在して全部で複数ブロック形成された
ゲートアレイLSIにも適用することができることは勿
論である。
)が複数70ツク形成されたゲートアレイLSIやRA
M及びROMが混在して全部で複数ブロック形成された
ゲートアレイLSIにも適用することができることは勿
論である。
上述の如く、本発明によれば、テストデータを複数のメ
モリ回路ブロックのレジスタに順次シリアルに転送する
ようにしたので、テスト端子を最小限にでき、このため
必要最小限の信号線の入出力端子数を確保することがで
き、またメモリ回路ブロック自体のテストは外部のテス
ト端子を用いて行なえるので、テストデータはLSIメ
ーカ側が作成′可能となることから、論理設計者(LS
Iユーザ)のテストデータ作成作業を解放することがで
きる等の特長を有するものである。
モリ回路ブロックのレジスタに順次シリアルに転送する
ようにしたので、テスト端子を最小限にでき、このため
必要最小限の信号線の入出力端子数を確保することがで
き、またメモリ回路ブロック自体のテストは外部のテス
ト端子を用いて行なえるので、テストデータはLSIメ
ーカ側が作成′可能となることから、論理設計者(LS
Iユーザ)のテストデータ作成作業を解放することがで
きる等の特長を有するものである。
第1図は本発明の一実施例を示TI′構成図、第2図は
本発明の要部の一実施例を示す回路図である。 図中において、 1は基板、 2はゲートブロック、 3〜5はRAMブロック、 3a、4a、5aはRAMテスト回路、10.11はR
AM専用テスト端子、 12は切換え端子、 16.20.24はデータレジスタ、 17.21.25はアドレスレジスタである。
本発明の要部の一実施例を示す回路図である。 図中において、 1は基板、 2はゲートブロック、 3〜5はRAMブロック、 3a、4a、5aはRAMテスト回路、10.11はR
AM専用テスト端子、 12は切換え端子、 16.20.24はデータレジスタ、 17.21.25はアドレスレジスタである。
Claims (1)
- 【特許請求の範囲】 同一基板(1)上に複数のメモリ回路ブロック(3〜5
)が形成された半導体集積回路において、第1及び第2
のテスト端子(10、11)及び切換え端子(12)を
前記基板(1)の周辺部に設け、 前記複数のメモリ回路ブロック(3〜5)のデータレジ
スタ(16、20、24)及びアドレスレジスタ(17
、21、25)のうち、該データレジスタ(16、20
、24)同士を前記第1のテスト端子に対して互いに直
列に接続すると共に、該アドレスレジスタ(17、21
、25)同士を前記第2のテスト端子に対して互いに直
列に接続したことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61061265A JPS62219300A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61061265A JPS62219300A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62219300A true JPS62219300A (ja) | 1987-09-26 |
Family
ID=13166224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61061265A Pending JPS62219300A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62219300A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316595A (ja) * | 1987-06-19 | 1988-12-23 | Hitachi Ltd | 画像メモリic |
JPH0266404A (ja) * | 1988-08-31 | 1990-03-06 | Omron Tateisi Electron Co | 基板検査方法およびその装置 |
KR100512159B1 (ko) * | 1997-11-25 | 2006-05-16 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 레이 아웃 |
-
1986
- 1986-03-19 JP JP61061265A patent/JPS62219300A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316595A (ja) * | 1987-06-19 | 1988-12-23 | Hitachi Ltd | 画像メモリic |
JPH0266404A (ja) * | 1988-08-31 | 1990-03-06 | Omron Tateisi Electron Co | 基板検査方法およびその装置 |
KR100512159B1 (ko) * | 1997-11-25 | 2006-05-16 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 레이 아웃 |
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