JPS62216246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体装置、特に素子分離用のCo COS(
1,ocal 0xidation of 5ilic
on)技術による選択酸化膜(フィールド酸化膜)を有
する半導体装置の製造方法に関するものである。
1,ocal 0xidation of 5ilic
on)技術による選択酸化膜(フィールド酸化膜)を有
する半導体装置の製造方法に関するものである。
口、従来技術
従来、半導体I C(Integrated C1rc
uit)における素子分離技術として、LOCO3法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールド5IOt膜を形成する。
uit)における素子分離技術として、LOCO3法が
広く採用されている。この方法では、半導体基板を選択
酸化して、素子間にフィールド5IOt膜を形成する。
即ち、第6図(A)に示すように、まず半導体基板(シ
リコンウェハ)1の一上面に熱酸化により5ift膜2
を成長させ、更にこの上にCVD(Chemical
Vapour Deposition)によってSi3
N4膜3を形成する。
リコンウェハ)1の一上面に熱酸化により5ift膜2
を成長させ、更にこの上にCVD(Chemical
Vapour Deposition)によってSi3
N4膜3を形成する。
次いで、第6図(E3)のように、所定パターンのフォ
トレジスト(図示せず)をマスクとしてドライエツチン
グによって上記Sin、膜2及び5t3N4膜3を同一
位置にて部分的にエツチング除去し、開口4を形成する
。そして、この間口4の領域のみに(レジスト膜をマス
クとして)チャネルストッパ用のボロンイオンビーム5
をイオン注入し、ボロン打込み層6を形成する。
トレジスト(図示せず)をマスクとしてドライエツチン
グによって上記Sin、膜2及び5t3N4膜3を同一
位置にて部分的にエツチング除去し、開口4を形成する
。そして、この間口4の領域のみに(レジスト膜をマス
クとして)チャネルストッパ用のボロンイオンビーム5
をイオン注入し、ボロン打込み層6を形成する。
次いで、上記フォトレジストを除去した後、長時間の熱
酸化によって、第6図(F)のように開口4下の基板1
の表面を選択酸化し、素子分離用のフィールド5in2
膜7を形成する。
酸化によって、第6図(F)のように開口4下の基板1
の表面を選択酸化し、素子分離用のフィールド5in2
膜7を形成する。
こうしたr、 o c o s法による素子分離は一般
に採用されている技術であるが、形成されたフィールド
Sin、膜7にはいわゆるバーズビーク(bird’5
beak) 8が生じて横方向への拡がりが不可避的
に生じ、このためにフィールドSiO□膜7の幅W2が
設計幅よりも必要以上に大きくなってしまう。
に採用されている技術であるが、形成されたフィールド
Sin、膜7にはいわゆるバーズビーク(bird’5
beak) 8が生じて横方向への拡がりが不可避的
に生じ、このためにフィールドSiO□膜7の幅W2が
設計幅よりも必要以上に大きくなってしまう。
これは、素子領域を狭めることになるので、予め上記バ
ースビーク8の分を考慮して素子領域を広めに設計して
おく必要があり、素子の高集積化に伴って微細化の妨げ
となっている。例えば素子としてメモリセルを構成する
場合、セル面積が上記の理由で小さくなるので、セル容
量を高めるのにゲート酸化膜を薄くしたり、縦型キャパ
シタ技術を採用するという特殊な方策を講しることが必
要な場合がある。
ースビーク8の分を考慮して素子領域を広めに設計して
おく必要があり、素子の高集積化に伴って微細化の妨げ
となっている。例えば素子としてメモリセルを構成する
場合、セル面積が上記の理由で小さくなるので、セル容
量を高めるのにゲート酸化膜を薄くしたり、縦型キャパ
シタ技術を採用するという特殊な方策を講しることが必
要な場合がある。
一方、上記の如きバースビーク8を発生させない素子分
離技術として、SWAM T (Side Wall
Masked I 5olation)法等が提案され
ている。しかしこれらの方法はいずれも、工程数が1、
ocos法に比べて大幅に増え(SWAMI法では実際
には少なくとも6エ程も増える。)、かつ工程が複雑化
してコスト、歩留等の点で極めて不利である。
離技術として、SWAM T (Side Wall
Masked I 5olation)法等が提案され
ている。しかしこれらの方法はいずれも、工程数が1、
ocos法に比べて大幅に増え(SWAMI法では実際
には少なくとも6エ程も増える。)、かつ工程が複雑化
してコスト、歩留等の点で極めて不利である。
しかも、SWAMI法では、耐酸化マスクである側方の
Si、N、膜の膜厚(特に幅)を再現性良く確保し難い
ので、その確保のためには工程数を増やさざるを得ない
。
Si、N、膜の膜厚(特に幅)を再現性良く確保し難い
ので、その確保のためには工程数を増やさざるを得ない
。
ハ1発明の目的
本発明の目的は、従来の工程に工程数を僅かに増やすだ
けで、上述した如きバーズビークの発生を効果的に抑え
、高集積化に伴う微細化用の素子分離を十二分に可能と
する方法を提供することにある。
けで、上述した如きバーズビークの発生を効果的に抑え
、高集積化に伴う微細化用の素子分離を十二分に可能と
する方法を提供することにある。
二6発明の構成
即ち、本発明は半導体基体の一主面上に、酸化物層と耐
酸化性(特に水蒸気やOX等の酸化剤の作用を阻止する
性質)及び耐熱性のある第1のマスク材料層とを順次積
層する工程と:これら両層を同一位置で夫々部分的に除
去して、前記半導体基体を露出させる開口を形成する工
程と:前記酸化物層のうち前記開口に隣接する部分のみ
を選択的に除去する工程と;次いで、この選択的除去位
置及び前記開口に露出した前記半導体基体の表面上に、
耐酸化性及び耐熱性のある第2のマスク材料層を被着す
る工程と;次いで、この第2のマスク材料層のうち、前
記開口に存在する部分は除去しかつ前記選択的除去位置
に存在する部分を残す工程と;次いで、この残された第
2のマスク材料層及び前記第1のマスク材料層をマスク
として前記半導体基体の表面を選択酸化する工程とを有
する、半導体装置の製造方法に係るものである。
酸化性(特に水蒸気やOX等の酸化剤の作用を阻止する
性質)及び耐熱性のある第1のマスク材料層とを順次積
層する工程と:これら両層を同一位置で夫々部分的に除
去して、前記半導体基体を露出させる開口を形成する工
程と:前記酸化物層のうち前記開口に隣接する部分のみ
を選択的に除去する工程と;次いで、この選択的除去位
置及び前記開口に露出した前記半導体基体の表面上に、
耐酸化性及び耐熱性のある第2のマスク材料層を被着す
る工程と;次いで、この第2のマスク材料層のうち、前
記開口に存在する部分は除去しかつ前記選択的除去位置
に存在する部分を残す工程と;次いで、この残された第
2のマスク材料層及び前記第1のマスク材料層をマスク
として前記半導体基体の表面を選択酸化する工程とを有
する、半導体装置の製造方法に係るものである。
ホ、実施例
以下、本発明の実施例を図面について詳細に説明する。
本実施例による方法を第1図について説明すると、まず
第1図(A)のように、シリコン基板1の一主面に、熱
酸化によりstow膜2を所定厚さに形成し、更にこの
上に第1のs + 3Na H3をCVDにより所定厚
さに析出させる。
第1図(A)のように、シリコン基板1の一主面に、熱
酸化によりstow膜2を所定厚さに形成し、更にこの
上に第1のs + 3Na H3をCVDにより所定厚
さに析出させる。
次に、フォトレジストをマスクとして下地のSi、N、
膜3を第1図(B)のようにドライエツチングし、更に
そのままSin、膜2もドライエツチングする。これに
よって、基板1を露出させる開口14を形成する。続い
て、この間口14を通してチャネルストッパ用のボロン
イオンビーム5を注入し、基板1にボロン6を打込む。
膜3を第1図(B)のようにドライエツチングし、更に
そのままSin、膜2もドライエツチングする。これに
よって、基板1を露出させる開口14を形成する。続い
て、この間口14を通してチャネルストッパ用のボロン
イオンビーム5を注入し、基板1にボロン6を打込む。
次いで、例えば5%)(Fで短時間、ウェットエツチン
グを軽く行い、第1図(C)のように5lxNa膜3を
マスクとして、開口14の隣接域の5iOZ膜2を制御
された量だけエツチング(オーバーエツチング)する。
グを軽く行い、第1図(C)のように5lxNa膜3を
マスクとして、開口14の隣接域の5iOZ膜2を制御
された量だけエツチング(オーバーエツチング)する。
これによって、開口14の周辺に、stow膜2の選択
的除去域10に突出したSi3N4の庇(ひさし)部1
1を形成する。このウェットエチングはドライエツチン
グに比べて基板に対しダメージを与えることが少ないの
で、望ましいエツチング方法である。
的除去域10に突出したSi3N4の庇(ひさし)部1
1を形成する。このウェットエチングはドライエツチン
グに比べて基板に対しダメージを与えることが少ないの
で、望ましいエツチング方法である。
次いで第1図(D)のように、CVDにより第2のSi
、N、膜13を厚さ500人程度に全面に析出させる。
、N、膜13を厚さ500人程度に全面に析出させる。
このSi3N、膜13は、開口14下の基板1上のみな
らず、Si3N4庇部11下にも均一に析出し、上記し
たSing選択的除去域10を完全に埋め尽す。
らず、Si3N4庇部11下にも均一に析出し、上記し
たSing選択的除去域10を完全に埋め尽す。
次いで公知のエッチバック(etch back)によ
り、第1図(E)のように、Si3N4膜13を一様に
エツチングして5isN4庇部11直下にのみ5isN
413を残す。
り、第1図(E)のように、Si3N4膜13を一様に
エツチングして5isN4庇部11直下にのみ5isN
413を残す。
次いでSi、N、膜3及び13をマスクとして長時間、
熱酸化することによって、第1図(F)のようにフィー
ルドSin、膜17を厚さ6500人に成長させる。こ
のフィールドSi0g膜17によって、素子領域間がチ
ャネルストッパ6の存在札 と相俟って良好に分離さIる。
熱酸化することによって、第1図(F)のようにフィー
ルドSin、膜17を厚さ6500人に成長させる。こ
のフィールドSi0g膜17によって、素子領域間がチ
ャネルストッパ6の存在札 と相俟って良好に分離さIる。
そして更に、St、N、膜3及び13、SiO□膜2を
エツチングで夫々除去してから、改めて基板1を再酸化
してゲー)Si02膜(図示せず)を成長させ、しかる
後は公知の工程を経て目的とする各素子を形成する。
エツチングで夫々除去してから、改めて基板1を再酸化
してゲー)Si02膜(図示せず)を成長させ、しかる
後は公知の工程を経て目的とする各素子を形成する。
上記に説明したように、本実施例の方法は変形LOGO
3(Modified LOCO3)とみなされるが、
この方法によれば、第1図(E)の工程によって、選択
酸化されるべき領域の周囲において基板1の表面が第2
の5izNa膜13で覆われ、しかもこのSi、N4膜
13は第1のSi3N4膜3と上下に連設されているの
で、次の第1図(F)の選択酸化時に、基板1の酸化さ
れるべき領域以外が完全にSt、N、膜によって覆われ
ることによって、そこへの酸化剤(例えばH2O,0□
)の浸透等がない。この結果、基板1の表面が不必要に
酸化されることはないので、フィールドSiO□膜17
には既述した如きバーズビークが殆んど発生せず、第1
図(日)において開口14を形成するのに用いたレジス
トパターンにほぼ同じサイズのフィールドS10□膜1
7 (換言すれば、素子領域)を形成することができる
。このため、得られたフィールド5i02膜17の幅W
。
3(Modified LOCO3)とみなされるが、
この方法によれば、第1図(E)の工程によって、選択
酸化されるべき領域の周囲において基板1の表面が第2
の5izNa膜13で覆われ、しかもこのSi、N4膜
13は第1のSi3N4膜3と上下に連設されているの
で、次の第1図(F)の選択酸化時に、基板1の酸化さ
れるべき領域以外が完全にSt、N、膜によって覆われ
ることによって、そこへの酸化剤(例えばH2O,0□
)の浸透等がない。この結果、基板1の表面が不必要に
酸化されることはないので、フィールドSiO□膜17
には既述した如きバーズビークが殆んど発生せず、第1
図(日)において開口14を形成するのに用いたレジス
トパターンにほぼ同じサイズのフィールドS10□膜1
7 (換言すれば、素子領域)を形成することができる
。このため、得られたフィールド5i02膜17の幅W
。
が第6図(F)に示した従来のW2よりも大幅に狭くな
る。これは、従来法においては第6図(El)の段階で
Si3N4膜3直下に存在するStow膜2を通して外
部から酸化剤が侵入し、基板1の表面が不必要に酸化さ
れてバーズビーク7が生じるのに対し、本実施例では第
2のSi3N4膜13によって上記酸化剤の侵入を効果
的に防止できるからである。
る。これは、従来法においては第6図(El)の段階で
Si3N4膜3直下に存在するStow膜2を通して外
部から酸化剤が侵入し、基板1の表面が不必要に酸化さ
れてバーズビーク7が生じるのに対し、本実施例では第
2のSi3N4膜13によって上記酸化剤の侵入を効果
的に防止できるからである。
また、本実施例の方法では、第1図(C)の段階でエツ
チング条件をコントロールしさえすれば、Si、N、庇
部11の幅、或いはSIO□膜2のオーバエッチ量を設
計通りにすることができるので、第1図(E)に示すエ
ッチバンク後の第2のSi、N、膜13の幅を再現性良
く確保でき、フィールドSin、膜17の幅W1又は素
子領域の幅d、を正確に再現することができる。しかも
この場合、第2の5isNn膜13自体は、上記庇部1
1下にSi3N、を詰めるということでよいために薄い
膜厚で十分であるから、次のエッチバンクによる不要部
分の除去が容易となり、残すべき5j3N413の幅を
再現性良く確保することができる。第2図には、本実施
例の方法で得られたフィールドSin、膜17を実際に
顕微鏡写真から忠実に作図した要部断面(13,000
倍)を示している。これに対し、第7図は既述した従来
法で得られた同様の要部断面を示すが、フィールドSi
O□膜7のバーズビーク8によってその幅W。
チング条件をコントロールしさえすれば、Si、N、庇
部11の幅、或いはSIO□膜2のオーバエッチ量を設
計通りにすることができるので、第1図(E)に示すエ
ッチバンク後の第2のSi、N、膜13の幅を再現性良
く確保でき、フィールドSin、膜17の幅W1又は素
子領域の幅d、を正確に再現することができる。しかも
この場合、第2の5isNn膜13自体は、上記庇部1
1下にSi3N、を詰めるということでよいために薄い
膜厚で十分であるから、次のエッチバンクによる不要部
分の除去が容易となり、残すべき5j3N413の幅を
再現性良く確保することができる。第2図には、本実施
例の方法で得られたフィールドSin、膜17を実際に
顕微鏡写真から忠実に作図した要部断面(13,000
倍)を示している。これに対し、第7図は既述した従来
法で得られた同様の要部断面を示すが、フィールドSi
O□膜7のバーズビーク8によってその幅W。
が大幅に大きくなり、このために素子領域の幅d2が本
実施例のdlに比べて約1μmも狭くなっている。即ち
、これは、素子領域の面積に換算したときに本実施例の
面積は従来のものの例えば約1.35倍にもなる。
実施例のdlに比べて約1μmも狭くなっている。即ち
、これは、素子領域の面積に換算したときに本実施例の
面積は従来のものの例えば約1.35倍にもなる。
このように、本実施例の方法で得られる半導体ICは、
素子領域の面積を設針通り十二分に確保できるため、高
集積化の要求に沿った微細パターン化を実現することが
できる。しかも、これを新しい技術の導入なしに単に従
来法に対し3工程を付加するのみで達成しているので、
作業性の低下はあまりなく、コストや歩留も良好な範囲
に保持できる。
素子領域の面積を設針通り十二分に確保できるため、高
集積化の要求に沿った微細パターン化を実現することが
できる。しかも、これを新しい技術の導入なしに単に従
来法に対し3工程を付加するのみで達成しているので、
作業性の低下はあまりなく、コストや歩留も良好な範囲
に保持できる。
なお、第2図に示した試料については、更に次のような
良好な結果が得られている。まず、ゲート耐圧の測定結
果は第3図の従来例との差異はないが、シュメールエッ
チ(弗酸とクロム酸との混液を使用して結晶内の欠陥を
選択的にエツチングする方法)によっても結晶欠陥は確
認されなかった。また、素子間の分離はほぼ従来並みで
問題はない。更に、第2図の例において、フィールド5
ift膜にはバーズビークの如きテーパー形状が存在し
ないので、酸化やエツチングを行ってもフィールドSi
n、膜自体の形状や面積の変化が大幅に少なくなること
も確認された。
良好な結果が得られている。まず、ゲート耐圧の測定結
果は第3図の従来例との差異はないが、シュメールエッ
チ(弗酸とクロム酸との混液を使用して結晶内の欠陥を
選択的にエツチングする方法)によっても結晶欠陥は確
認されなかった。また、素子間の分離はほぼ従来並みで
問題はない。更に、第2図の例において、フィールド5
ift膜にはバーズビークの如きテーパー形状が存在し
ないので、酸化やエツチングを行ってもフィールドSi
n、膜自体の形状や面積の変化が大幅に少なくなること
も確認された。
第3図〜第5図には、本実施例による方法を適用したダ
イナミックRA M (random access
memory)を示している。
イナミックRA M (random access
memory)を示している。
このRAMでは、P型シリコン基板1の一主面において
、上述した如くにして形成したフィールドs+ozlI
H?(バーズビークなし)によって各メモリセル間が素
子分離されている。個々のメモリセルは、基板1に拡散
形成されたN゛型のデータ線りとAI!からなるワード
線Wとに夫々接続されるが、セル内の蓄積容量C3はゲ
ート酸化膜22上の1層目のポリシリコン層20をブレ
ート電極とすることによって構成される。また、トラン
ジスタQは、ゲート酸化膜22上の2層目のポリシリコ
ン層21をゲート電極として構成されるが、このゲート
電極は更にワード線Wに接続される。
、上述した如くにして形成したフィールドs+ozlI
H?(バーズビークなし)によって各メモリセル間が素
子分離されている。個々のメモリセルは、基板1に拡散
形成されたN゛型のデータ線りとAI!からなるワード
線Wとに夫々接続されるが、セル内の蓄積容量C3はゲ
ート酸化膜22上の1層目のポリシリコン層20をブレ
ート電極とすることによって構成される。また、トラン
ジスタQは、ゲート酸化膜22上の2層目のポリシリコ
ン層21をゲート電極として構成されるが、このゲート
電極は更にワード線Wに接続される。
本実施例の変形LOGO3によって、上記RAMのセル
面積を高集積度にも拘らず十分に確保できるので、大き
なセル容量を実現でき、256キロビツト用は勿論、1
メガ又は4メガビツトのダイナミックRAMにも適用可
能である。特に、ゲート酸化膜を薄<シたり、或いは縦
型キャパシタ等の特殊な方策を講じなくても、十分なセ
ル容量を実現できる。
面積を高集積度にも拘らず十分に確保できるので、大き
なセル容量を実現でき、256キロビツト用は勿論、1
メガ又は4メガビツトのダイナミックRAMにも適用可
能である。特に、ゲート酸化膜を薄<シたり、或いは縦
型キャパシタ等の特殊な方策を講じなくても、十分なセ
ル容量を実現できる。
以上、本発明を例示したが、上述の実施例は本L11ノ
発明の技術的思想に基いて更に変形が可能である。
例えば、上述の酸化膜やSi3N4膜の形成方法、エツ
チング方法は種々変更してよく、熱酸化法に代えてCV
Dを適用したり、ウェットエツチング及びドライエツチ
ングを選択して採用する等の変更が可能である。また、
各層の材質、素子構造、半導体領域の導電型等も上述し
たものに限定されることはない。また、製造工程上、例
えば第1図(C)のオーバーエツチングは、5izN4
膜3のバターニング(エツチング)時のクリーニングと
同時に行うことができる。即ち、そのクリーニングはH
Fによるウェットエツチングであるため、このときに下
地の5lot膜2もエツチングされ、第1図(B)の状
態から第1図(C)の状態へと一挙に移行させることが
できる。従ってこの場合は、工程数カ月つ減る(ITI
ち、第1図においては5工程ですみ、従来法に比べて2
工程増えるのみ)ことになる。なお、本発明は、フィー
ルド酸化膜を有する上記以外の種々の半導体デバイスに
適用することができる。
チング方法は種々変更してよく、熱酸化法に代えてCV
Dを適用したり、ウェットエツチング及びドライエツチ
ングを選択して採用する等の変更が可能である。また、
各層の材質、素子構造、半導体領域の導電型等も上述し
たものに限定されることはない。また、製造工程上、例
えば第1図(C)のオーバーエツチングは、5izN4
膜3のバターニング(エツチング)時のクリーニングと
同時に行うことができる。即ち、そのクリーニングはH
Fによるウェットエツチングであるため、このときに下
地の5lot膜2もエツチングされ、第1図(B)の状
態から第1図(C)の状態へと一挙に移行させることが
できる。従ってこの場合は、工程数カ月つ減る(ITI
ち、第1図においては5工程ですみ、従来法に比べて2
工程増えるのみ)ことになる。なお、本発明は、フィー
ルド酸化膜を有する上記以外の種々の半導体デバイスに
適用することができる。
へ0発明の作用効果
本発明は上述の如く、酸化物層と第1のマスク材料層と
を同一位置で部分的に除去し、更にこの除去域に隣接し
た酸化物部分を除去し、この除去部分を含めて第2のマ
スク材料層を被着した後、同部分にのみ第2のマスク材
料層を残した状態で選択酸化を行っているので、上記の
各マスク材料層の存在で酸化剤の浸透等を防止して不必
要な酸化(バーズビーク)をなくし、素子領域の面積を
設計通りに十二分に確保でき、このため、高集積化の要
求に沿った微細パターン化を実現することができる。し
かも、これを新しい技術の導入なしに単に従来法に対し
僅かに工程を付加するのみで達成しているので、作業性
の低下はあまりなく、コストや歩留も良好な範囲に保持
できる。
を同一位置で部分的に除去し、更にこの除去域に隣接し
た酸化物部分を除去し、この除去部分を含めて第2のマ
スク材料層を被着した後、同部分にのみ第2のマスク材
料層を残した状態で選択酸化を行っているので、上記の
各マスク材料層の存在で酸化剤の浸透等を防止して不必
要な酸化(バーズビーク)をなくし、素子領域の面積を
設計通りに十二分に確保でき、このため、高集積化の要
求に沿った微細パターン化を実現することができる。し
かも、これを新しい技術の導入なしに単に従来法に対し
僅かに工程を付加するのみで達成しているので、作業性
の低下はあまりなく、コストや歩留も良好な範囲に保持
できる。
第1図〜第5図は本発明を例示的に説明するものであっ
て、 第1図(A)、(日)、(C)、<D)、(E)(F)
はフィールド酸化膜を含む半導体装!の製造方法の主要
段階を示す断面図、 第2図は実際の素子領域及びその付近の断面図、第3図
はグイナミソクRAMのメモリセル領域の概略平面図、 第4図は第3図のrV−IV線断面図、第5図は同メモ
リセルの等価回路図 である。 第6図(A)、(B)、(F)はフィールド酸化膜を含
む半導体装置の製造方法の主要段階を示す断面図、第7
図は実際の素子領域及びその付近の断面図 である。 なお、図面に示す符号において、 1−−−−・−・−半導体基板 2.22〜−−一−−−−−−・−酸化膜3−−−−−
−〜−−−(第1の)S13N4膜7、+ 7−−−−
〜−−−−−−−フィールドSiO□膜8−〜−−−−
−−−−−−バーズビーク10−−−−=−−−−−−
オーバーエッチ部分+ 1−−−−−−−−−一庇部 + 4−−−−−−一開口 20.21−−一一一−−−・・・ ポリシリコン層W
−−−−−−−−−ワード線 D−−−−−−−−−データ線 o −−−−−−−−−−スイッチングトランジスタC
,−−−−−−−−−−−一蓄積容量である。 代理人 弁理士 逢 坂 宏 rつ 昧 区 区 寸 0 派 派 (命令)手続ネ甫正書(方式) 昭和61年6月1g日 1、事件の表示 昭和61年 特許願第60421号 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 住 所 東京都港区北青山3丁目6番12号青山富士ビ
ル名 称 日本テキサス・インスッルメンツ株式会社4
、代理人 住 所 東京都立川市柴崎町2−4−11 PIN[!
ビル昭和61年5月27日 6、補正の対象 明細書の図面の簡単な説明の欄、及び図面の第6図(1
1、明細書箱15頁8行目のr (F)Jをr (C)
Jと訂正します。 (2)、願書に添付した図面のうち、第6図を別紙の通
りに訂正します。 一以 上−
て、 第1図(A)、(日)、(C)、<D)、(E)(F)
はフィールド酸化膜を含む半導体装!の製造方法の主要
段階を示す断面図、 第2図は実際の素子領域及びその付近の断面図、第3図
はグイナミソクRAMのメモリセル領域の概略平面図、 第4図は第3図のrV−IV線断面図、第5図は同メモ
リセルの等価回路図 である。 第6図(A)、(B)、(F)はフィールド酸化膜を含
む半導体装置の製造方法の主要段階を示す断面図、第7
図は実際の素子領域及びその付近の断面図 である。 なお、図面に示す符号において、 1−−−−・−・−半導体基板 2.22〜−−一−−−−−−・−酸化膜3−−−−−
−〜−−−(第1の)S13N4膜7、+ 7−−−−
〜−−−−−−−フィールドSiO□膜8−〜−−−−
−−−−−−バーズビーク10−−−−=−−−−−−
オーバーエッチ部分+ 1−−−−−−−−−一庇部 + 4−−−−−−一開口 20.21−−一一一−−−・・・ ポリシリコン層W
−−−−−−−−−ワード線 D−−−−−−−−−データ線 o −−−−−−−−−−スイッチングトランジスタC
,−−−−−−−−−−−一蓄積容量である。 代理人 弁理士 逢 坂 宏 rつ 昧 区 区 寸 0 派 派 (命令)手続ネ甫正書(方式) 昭和61年6月1g日 1、事件の表示 昭和61年 特許願第60421号 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許出願人 住 所 東京都港区北青山3丁目6番12号青山富士ビ
ル名 称 日本テキサス・インスッルメンツ株式会社4
、代理人 住 所 東京都立川市柴崎町2−4−11 PIN[!
ビル昭和61年5月27日 6、補正の対象 明細書の図面の簡単な説明の欄、及び図面の第6図(1
1、明細書箱15頁8行目のr (F)Jをr (C)
Jと訂正します。 (2)、願書に添付した図面のうち、第6図を別紙の通
りに訂正します。 一以 上−
Claims (1)
- 1、半導体基体の一主面上に、酸化物層と耐酸化性及び
耐熱性のある第1のマスク材料層とを順次積層する工程
と;これら両層を同一位置で夫々部分的に除去して、前
記半導体基体を露出させる開口を形成する工程と;前記
酸化物層のうち前記開口に隣接する部分のみを選択的に
除去する工程と;次いで、この選択的除去位置及び前記
開口に露出した前記半導体基体の表面上に、耐酸化性及
び耐熱性のある第2のマスク材料層を被着する工程と;
次いで、この第2のマスク材料層のうち、前記開口に存
在する部分は除去しかつ前記選択的除去位置に存在する
部分を残す工程と;次いで、この残された第2のマスク
材料層及び前記第1のマスク材料層をマスクとして前記
半導体基体の表面を選択酸化する工程とを有する、半導
体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060421A JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
US07/024,238 US4708768A (en) | 1986-03-17 | 1987-03-10 | Semiconductor device fabrication process |
KR1019870002334A KR950005459B1 (ko) | 1986-03-17 | 1987-03-16 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060421A JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62216246A true JPS62216246A (ja) | 1987-09-22 |
Family
ID=13141725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61060421A Pending JPS62216246A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4708768A (ja) |
JP (1) | JPS62216246A (ja) |
KR (1) | KR950005459B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0518418A1 (en) * | 1991-06-10 | 1992-12-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device whereby field oxide regions are formed in a surface of a silicon body through oxidation |
JPH06216120A (ja) * | 1992-12-03 | 1994-08-05 | Motorola Inc | 集積回路の電気的分離構造の形成方法 |
US5236862A (en) * | 1992-12-03 | 1993-08-17 | Motorola, Inc. | Method of forming oxide isolation |
FR2752644B1 (fr) * | 1996-08-21 | 1998-10-02 | Commissariat Energie Atomique | Procede de realisation d'un transistor a contacts auto-alignes |
KR100232899B1 (ko) * | 1997-06-02 | 1999-12-01 | 김영환 | 반도체소자의 소자분리막 제조방법 |
TW536817B (en) * | 2002-04-08 | 2003-06-11 | Macronix Int Co Ltd | Method of fabricating nitride read only memory |
CN110957370B (zh) * | 2019-12-27 | 2022-08-23 | 杰华特微电子股份有限公司 | 横向双扩散晶体管的制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6144442A (ja) * | 1984-08-08 | 1986-03-04 | Nec Corp | 半導体装置の製造方法 |
JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
-
1986
- 1986-03-17 JP JP61060421A patent/JPS62216246A/ja active Pending
-
1987
- 1987-03-10 US US07/024,238 patent/US4708768A/en not_active Expired - Lifetime
- 1987-03-16 KR KR1019870002334A patent/KR950005459B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6144442A (ja) * | 1984-08-08 | 1986-03-04 | Nec Corp | 半導体装置の製造方法 |
JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR950005459B1 (ko) | 1995-05-24 |
KR870009470A (ko) | 1987-10-27 |
US4708768A (en) | 1987-11-24 |
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