JPS6144442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6144442A JPS6144442A JP16594984A JP16594984A JPS6144442A JP S6144442 A JPS6144442 A JP S6144442A JP 16594984 A JP16594984 A JP 16594984A JP 16594984 A JP16594984 A JP 16594984A JP S6144442 A JPS6144442 A JP S6144442A
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- Japan
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- oxide film
- nitride film
- etched
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野ン
本発明に、半導体装置の製造方法、特にシリコン基板を
選択的に酸化する工程を含む半導体装置の製造方法に関
するものでおる。
選択的に酸化する工程を含む半導体装置の製造方法に関
するものでおる。
(従来の技術〕
従来1選択的にシリコン基板を酸化する際に発生するい
わゆるバーズビークと呼ばれる耐酸化性マスク下への酸
化物の食込み現象を抑制する方法として、緩衝用酸化膜
ti&板に欠陥を発生させない程IfK薄くしてゆく方
法や緩衝膜として、シリコン鼠化酸化膜t−用いて、酸
化膜の横方向への拡散を抑制するなどの方法がおる。
わゆるバーズビークと呼ばれる耐酸化性マスク下への酸
化物の食込み現象を抑制する方法として、緩衝用酸化膜
ti&板に欠陥を発生させない程IfK薄くしてゆく方
法や緩衝膜として、シリコン鼠化酸化膜t−用いて、酸
化膜の横方向への拡散を抑制するなどの方法がおる。
(発明が解決しようとする問題点)
しかし、緩衝用酸化膜を最7r 7tに薄くしてしまり
と1選択酸化し友後の工程でl子領域内の機能部形成の
ために、耐酸化性マスクとして用いたシリコン窒化膜を
選択的にエツチングすると藪。
と1選択酸化し友後の工程でl子領域内の機能部形成の
ために、耐酸化性マスクとして用いたシリコン窒化膜を
選択的にエツチングすると藪。
窒化膜を除去するときに、薄い酸化膜も除去されて、さ
らに基板に損傷を与えるという欠点がある。
らに基板に損傷を与えるという欠点がある。
これは主に微細加工のため異方性のある乾式エツチング
技術を用いるために生じるものと思われる。
技術を用いるために生じるものと思われる。
またシリコン窒化酸化膜を緩衝膜に用い次場合。
緩衝膜の厚さ全ある程度以下にしなければバーズビーク
抑制に対して効果がなくな力、また効果がある程度に、
シリコン窒化酸化膜を薄くすると、基板に結晶欠陥が生
じやすくなるという欠点がある。
抑制に対して効果がなくな力、また効果がある程度に、
シリコン窒化酸化膜を薄くすると、基板に結晶欠陥が生
じやすくなるという欠点がある。
(問題点を解決するための手段)
本発明は、パターニングされたシリコン窒化膜下の酸化
膜のサイドエツチングした部分に直接。
膜のサイドエツチングした部分に直接。
或いはごく薄い酸化膜を介して、第2のシリコン窒化!
IX金選択的に形成することによって選択醸化時の酸化
種の窒化膜マスク下への横方向拡散全抑制し、さらに窒
化膜バタンの周辺以外の緩衝用酸化膜の厚さは従米通フ
にしておき、後工程の窒化膜エツチング加工時に影響全
与えない半導体装置の製造方法を得る。
IX金選択的に形成することによって選択醸化時の酸化
種の窒化膜マスク下への横方向拡散全抑制し、さらに窒
化膜バタンの周辺以外の緩衝用酸化膜の厚さは従米通フ
にしておき、後工程の窒化膜エツチング加工時に影響全
与えない半導体装置の製造方法を得る。
(実施例)
次に1図面を用いて本発明をよフ詳細に説明する。
まず、第2図を用いて1本発明に関わる従来の一般的な
製造方法について述べる。
製造方法について述べる。
第2図ta>は、シリコン基板8の上に数10+1メー
トルの酸化膜9t−介して、減圧CVD@を用いてシリ
コン窒化膜10’i−底長し、ホトエツチング技術を用
いて、シリコン窒化膜10金選択的にエッチングして、
素子分離領域金形成し友ものである。第2図(b)は同
図(alの工程後、シリコン窒化alotitrR化性
iスクとして素子分離領域に比較的厚い酸化[11を形
成したところでおり、シリコン窒化膜10の周辺部の下
に大きなバーズビークが発生している。
トルの酸化膜9t−介して、減圧CVD@を用いてシリ
コン窒化膜10’i−底長し、ホトエツチング技術を用
いて、シリコン窒化膜10金選択的にエッチングして、
素子分離領域金形成し友ものである。第2図(b)は同
図(alの工程後、シリコン窒化alotitrR化性
iスクとして素子分離領域に比較的厚い酸化[11を形
成したところでおり、シリコン窒化膜10の周辺部の下
に大きなバーズビークが発生している。
第1図は本発明の一実施例Vcよる製造方法をその工程
順に示し次ものである。
順に示し次ものである。
第1図fatはシリコン基板1の上に酸化膜2を数10
+1メ一トル成長石せ、その上に減圧CVD法により第
1のシリコン窒化膜3に成長させ、)くターニングした
後、ホトレジスト4をマスクとしてシリコン窒化pA3
と酸化膜2ftエツチングしたものである。
+1メ一トル成長石せ、その上に減圧CVD法により第
1のシリコン窒化膜3に成長させ、)くターニングした
後、ホトレジスト4をマスクとしてシリコン窒化pA3
と酸化膜2ftエツチングしたものである。
第1図(blはホトレジスト4の除去と酸化膜2のサイ
ドエツチングを順不同で行なうtものであ)。
ドエツチングを順不同で行なうtものであ)。
必要であれば数+1メートル程度以下の酸化膜5を形成
する。酸化膜5の膜厚は、酸化PA2のサイドエツチン
グの量や後の選択酸化するときの処理温度や成長酸化膜
7の膜厚などの条件から基板に結晶欠II!を発生させ
ない程度に決めるが、この条件を満fc丁場合は、酸化
膜5t−形成しないこともあツクる。
する。酸化膜5の膜厚は、酸化PA2のサイドエツチン
グの量や後の選択酸化するときの処理温度や成長酸化膜
7の膜厚などの条件から基板に結晶欠II!を発生させ
ない程度に決めるが、この条件を満fc丁場合は、酸化
膜5t−形成しないこともあツクる。
第1図fC1は上記工程金紗た後、第2のシリコン窒化
膜6t−形成し九ところである。
膜6t−形成し九ところである。
第1図tdlは、第1のシリコン窒化膜3をマスクトシ
テ、エッチングに工)酸化膜2のサイドエツチングされ
た領域に第2のシリコン窒化膜6金選択的に残したもの
である。
テ、エッチングに工)酸化膜2のサイドエツチングされ
た領域に第2のシリコン窒化膜6金選択的に残したもの
である。
@1図1e)は同図tdlの工程後、直接、或いは酸化
膜5をエツチングしてから第1のシリコン酸化膜3と第
2のシリコン窒化膜6t−耐酸化性マスクとして素子分
離領域を選択的に酸化し、比較的厚い酸化g7t−形成
したものである。lR化膜7は、そのまt+e子間分間
分離用電体として用いられるほか、基板に段差をつける
ためにエツチングされた)することもある。
膜5をエツチングしてから第1のシリコン酸化膜3と第
2のシリコン窒化膜6t−耐酸化性マスクとして素子分
離領域を選択的に酸化し、比較的厚い酸化g7t−形成
したものである。lR化膜7は、そのまt+e子間分間
分離用電体として用いられるほか、基板に段差をつける
ためにエツチングされた)することもある。
(発明の効果)
本発明によれば、シリコン窒化膜6の下に食い込んでい
る酸化膜7μきわめて少く、バーズビーク金有効に防止
することができる。
る酸化膜7μきわめて少く、バーズビーク金有効に防止
することができる。
第1図心)〜(elは本発明の一実施例による製造工程
を示す各工程での断面図、第2図(al、 fblは従
来の一般的な選択酸化工程の各工程での断面図である。 1.8・・・・・・シリ込ン基板、2,5,7,9.1
1・・・・・・シリコン酸化jX、 3.6. 10・
・・・・・シリコン手続補正書(自発) 59,12.−7 昭和 年 月 日 1、事件の表示 昭和59年特 許願第16594
9号2、発明の名称 半導体装置の製造方法3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 4、代理人 〒108 東京都港区芝五丁目37番8号 住友三田
ビル日本電気株式会社内 5、補正の対象 明細書の「発明の詳細な説明」の欄 6、補正の内容 1)明細書筒2頁13行目の「方法や緩衝膜として、」
を「方法や、緩衝膜として」に訂正する。 2)明細書筒3頁2行目の「窒化膜を除去するときに、
」を削除する。 3)8A細誓書第47行目の「数10+IJを「数10
ナノ」に訂正する。 4)明細書第4頁20行目の「10+1メートル」を「
10ナノメートル」に訂正する。 5)明細書第5頁7行目の「数+1メートル」を「数1
0ナノメートル」に訂正する。 6) F!All書第5頁17行目の「工冨チング」を
「エツチング」に訂正する。 7)明細書画6頁1行目の「第1のシリコン窒化膜」を
「第1のシリコン窒化膜」に訂正する。
を示す各工程での断面図、第2図(al、 fblは従
来の一般的な選択酸化工程の各工程での断面図である。 1.8・・・・・・シリ込ン基板、2,5,7,9.1
1・・・・・・シリコン酸化jX、 3.6. 10・
・・・・・シリコン手続補正書(自発) 59,12.−7 昭和 年 月 日 1、事件の表示 昭和59年特 許願第16594
9号2、発明の名称 半導体装置の製造方法3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 4、代理人 〒108 東京都港区芝五丁目37番8号 住友三田
ビル日本電気株式会社内 5、補正の対象 明細書の「発明の詳細な説明」の欄 6、補正の内容 1)明細書筒2頁13行目の「方法や緩衝膜として、」
を「方法や、緩衝膜として」に訂正する。 2)明細書筒3頁2行目の「窒化膜を除去するときに、
」を削除する。 3)8A細誓書第47行目の「数10+IJを「数10
ナノ」に訂正する。 4)明細書第4頁20行目の「10+1メートル」を「
10ナノメートル」に訂正する。 5)明細書第5頁7行目の「数+1メートル」を「数1
0ナノメートル」に訂正する。 6) F!All書第5頁17行目の「工冨チング」を
「エツチング」に訂正する。 7)明細書画6頁1行目の「第1のシリコン窒化膜」を
「第1のシリコン窒化膜」に訂正する。
Claims (1)
- 半導体装置の製造工程において、シリコン基板上に緩衝
用の第1の酸化膜を介して第1の窒化膜を形成し、該第
1の窒化膜および第1の酸化膜の一部をホトエッチング
により除去し、素子間分離領域のパターニングをする第
1の工程と、前記第1の酸化膜をサイドエッチングする
第2の工程と、前記第2の工程の後、直接或いは第1の
酸化膜よりさらに薄い第2の酸化膜を成長させてから、
第2の窒化膜を形成する第3の工程と、前記第1の窒化
膜をマスクとして前記第2の窒化膜をエッチングして、
前記第1の酸化膜をサイドエッチングした領域に、前記
第2の窒化膜を選択的に残す第4の工程と、前記第4の
工程後、直接或いは表出している前記第2の酸化膜を除
去してから、前記素子間分離領域を選択的に酸化する第
5の工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16594984A JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16594984A JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6144442A true JPS6144442A (ja) | 1986-03-04 |
Family
ID=15822074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16594984A Pending JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6144442A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS62216246A (ja) * | 1986-03-17 | 1987-09-22 | Nippon Texas Instr Kk | 半導体装置の製造方法 |
JPS63136548A (ja) * | 1986-11-27 | 1988-06-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-08-08 JP JP16594984A patent/JPS6144442A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS62216246A (ja) * | 1986-03-17 | 1987-09-22 | Nippon Texas Instr Kk | 半導体装置の製造方法 |
JPS63136548A (ja) * | 1986-11-27 | 1988-06-08 | Toshiba Corp | 半導体装置の製造方法 |
JPH0338733B2 (ja) * | 1986-11-27 | 1991-06-11 | Tokyo Shibaura Electric Co |
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