JPS6144442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6144442A JPS6144442A JP16594984A JP16594984A JPS6144442A JP S6144442 A JPS6144442 A JP S6144442A JP 16594984 A JP16594984 A JP 16594984A JP 16594984 A JP16594984 A JP 16594984A JP S6144442 A JPS6144442 A JP S6144442A
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- Japan
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- nitride film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野ン
本発明に、半導体装置の製造方法、特にシリコン基板を
選択的に酸化する工程を含む半導体装置の製造方法に関
するものでおる。
選択的に酸化する工程を含む半導体装置の製造方法に関
するものでおる。
（従来の技術〕
従来１選択的にシリコン基板を酸化する際に発生するい
わゆるバーズビークと呼ばれる耐酸化性マスク下への酸
化物の食込み現象を抑制する方法として、緩衝用酸化膜
ｔｉ＆板に欠陥を発生させない程ＩｆＫ薄くしてゆく方
法や緩衝膜として、シリコン鼠化酸化膜ｔ−用いて、酸
化膜の横方向への拡散を抑制するなどの方法がおる。
わゆるバーズビークと呼ばれる耐酸化性マスク下への酸
化物の食込み現象を抑制する方法として、緩衝用酸化膜
ｔｉ＆板に欠陥を発生させない程ＩｆＫ薄くしてゆく方
法や緩衝膜として、シリコン鼠化酸化膜ｔ−用いて、酸
化膜の横方向への拡散を抑制するなどの方法がおる。
（発明が解決しようとする問題点）
しかし、緩衝用酸化膜を最７ｒ ７ｔに薄くしてしまり
と１選択酸化し友後の工程でｌ子領域内の機能部形成の
ために、耐酸化性マスクとして用いたシリコン窒化膜を
選択的にエツチングすると藪。
と１選択酸化し友後の工程でｌ子領域内の機能部形成の
ために、耐酸化性マスクとして用いたシリコン窒化膜を
選択的にエツチングすると藪。
窒化膜を除去するときに、薄い酸化膜も除去されて、さ
らに基板に損傷を与えるという欠点がある。
らに基板に損傷を与えるという欠点がある。
これは主に微細加工のため異方性のある乾式エツチング
技術を用いるために生じるものと思われる。
技術を用いるために生じるものと思われる。
またシリコン窒化酸化膜を緩衝膜に用い次場合。
緩衝膜の厚さ全ある程度以下にしなければバーズビーク
抑制に対して効果がなくな力、また効果がある程度に、
シリコン窒化酸化膜を薄くすると、基板に結晶欠陥が生
じやすくなるという欠点がある。
抑制に対して効果がなくな力、また効果がある程度に、
シリコン窒化酸化膜を薄くすると、基板に結晶欠陥が生
じやすくなるという欠点がある。
（問題点を解決するための手段）
本発明は、パターニングされたシリコン窒化膜下の酸化
膜のサイドエツチングした部分に直接。
膜のサイドエツチングした部分に直接。
或いはごく薄い酸化膜を介して、第２のシリコン窒化！
ＩＸ金選択的に形成することによって選択醸化時の酸化
種の窒化膜マスク下への横方向拡散全抑制し、さらに窒
化膜バタンの周辺以外の緩衝用酸化膜の厚さは従米通フ
にしておき、後工程の窒化膜エツチング加工時に影響全
与えない半導体装置の製造方法を得る。
ＩＸ金選択的に形成することによって選択醸化時の酸化
種の窒化膜マスク下への横方向拡散全抑制し、さらに窒
化膜バタンの周辺以外の緩衝用酸化膜の厚さは従米通フ
にしておき、後工程の窒化膜エツチング加工時に影響全
与えない半導体装置の製造方法を得る。
（実施例）
次に１図面を用いて本発明をよフ詳細に説明する。
まず、第２図を用いて１本発明に関わる従来の一般的な
製造方法について述べる。
製造方法について述べる。
第２図ｔａ＞は、シリコン基板８の上に数１０＋１メー
トルの酸化膜９ｔ−介して、減圧ＣＶＤ＠を用いてシリ
コン窒化膜１０’ｉ−底長し、ホトエツチング技術を用
いて、シリコン窒化膜１０金選択的にエッチングして、
素子分離領域金形成し友ものである。第２図（ｂ）は同
図（ａｌの工程後、シリコン窒化ａｌｏｔｉｔｒＲ化性
ｉスクとして素子分離領域に比較的厚い酸化［１１を形
成したところでおり、シリコン窒化膜１０の周辺部の下
に大きなバーズビークが発生している。
トルの酸化膜９ｔ−介して、減圧ＣＶＤ＠を用いてシリ
コン窒化膜１０’ｉ−底長し、ホトエツチング技術を用
いて、シリコン窒化膜１０金選択的にエッチングして、
素子分離領域金形成し友ものである。第２図（ｂ）は同
図（ａｌの工程後、シリコン窒化ａｌｏｔｉｔｒＲ化性
ｉスクとして素子分離領域に比較的厚い酸化［１１を形
成したところでおり、シリコン窒化膜１０の周辺部の下
に大きなバーズビークが発生している。
第１図は本発明の一実施例Ｖｃよる製造方法をその工程
順に示し次ものである。
順に示し次ものである。
第１図ｆａｔはシリコン基板１の上に酸化膜２を数１０
＋１メ一トル成長石せ、その上に減圧ＣＶＤ法により第
１のシリコン窒化膜３に成長させ、）くターニングした
後、ホトレジスト４をマスクとしてシリコン窒化ｐＡ３
と酸化膜２ｆｔエツチングしたものである。
＋１メ一トル成長石せ、その上に減圧ＣＶＤ法により第
１のシリコン窒化膜３に成長させ、）くターニングした
後、ホトレジスト４をマスクとしてシリコン窒化ｐＡ３
と酸化膜２ｆｔエツチングしたものである。
第１図（ｂｌはホトレジスト４の除去と酸化膜２のサイ
ドエツチングを順不同で行なうｔものであ）。
ドエツチングを順不同で行なうｔものであ）。
必要であれば数＋１メートル程度以下の酸化膜５を形成
する。酸化膜５の膜厚は、酸化ＰＡ２のサイドエツチン
グの量や後の選択酸化するときの処理温度や成長酸化膜
７の膜厚などの条件から基板に結晶欠ＩＩ！を発生させ
ない程度に決めるが、この条件を満ｆｃ丁場合は、酸化
膜５ｔ−形成しないこともあツクる。
する。酸化膜５の膜厚は、酸化ＰＡ２のサイドエツチン
グの量や後の選択酸化するときの処理温度や成長酸化膜
７の膜厚などの条件から基板に結晶欠ＩＩ！を発生させ
ない程度に決めるが、この条件を満ｆｃ丁場合は、酸化
膜５ｔ−形成しないこともあツクる。
第１図ｆＣ１は上記工程金紗た後、第２のシリコン窒化
膜６ｔ−形成し九ところである。
膜６ｔ−形成し九ところである。
第１図ｔｄｌは、第１のシリコン窒化膜３をマスクトシ
テ、エッチングに工）酸化膜２のサイドエツチングされ
た領域に第２のシリコン窒化膜６金選択的に残したもの
である。
テ、エッチングに工）酸化膜２のサイドエツチングされ
た領域に第２のシリコン窒化膜６金選択的に残したもの
である。
＠１図１ｅ）は同図ｔｄｌの工程後、直接、或いは酸化
膜５をエツチングしてから第１のシリコン酸化膜３と第
２のシリコン窒化膜６ｔ−耐酸化性マスクとして素子分
離領域を選択的に酸化し、比較的厚い酸化ｇ７ｔ−形成
したものである。ｌＲ化膜７は、そのまｔ＋ｅ子間分間
分離用電体として用いられるほか、基板に段差をつける
ためにエツチングされた）することもある。
膜５をエツチングしてから第１のシリコン酸化膜３と第
２のシリコン窒化膜６ｔ−耐酸化性マスクとして素子分
離領域を選択的に酸化し、比較的厚い酸化ｇ７ｔ−形成
したものである。ｌＲ化膜７は、そのまｔ＋ｅ子間分間
分離用電体として用いられるほか、基板に段差をつける
ためにエツチングされた）することもある。
（発明の効果）
本発明によれば、シリコン窒化膜６の下に食い込んでい
る酸化膜７μきわめて少く、バーズビーク金有効に防止
することができる。
る酸化膜７μきわめて少く、バーズビーク金有効に防止
することができる。
第１図心）〜（ｅｌは本発明の一実施例による製造工程
を示す各工程での断面図、第２図（ａｌ、 ｆｂｌは従
来の一般的な選択酸化工程の各工程での断面図である。 １．８・・・・・・シリ込ン基板、２，５，７，９．１
１・・・・・・シリコン酸化ｊＸ、 ３．６． １０・
・・・・・シリコン手続補正書（自発） ５９，１２．−７ 昭和 年 月 日 １、事件の表示 昭和５９年特 許願第１６５９４
９号２、発明の名称 半導体装置の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書筒２頁１３行目の「方法や緩衝膜として、」
を「方法や、緩衝膜として」に訂正する。 ２）明細書筒３頁２行目の「窒化膜を除去するときに、
」を削除する。 ３）８Ａ細誓書第４７行目の「数１０＋ＩＪを「数１０
ナノ」に訂正する。 ４）明細書第４頁２０行目の「１０＋１メートル」を「
１０ナノメートル」に訂正する。 ５）明細書第５頁７行目の「数＋１メートル」を「数１
０ナノメートル」に訂正する。 ６） Ｆ！Ａｌｌ書第５頁１７行目の「工冨チング」を
「エツチング」に訂正する。 ７）明細書画６頁１行目の「第１のシリコン窒化膜」を
「第１のシリコン窒化膜」に訂正する。
を示す各工程での断面図、第２図（ａｌ、 ｆｂｌは従
来の一般的な選択酸化工程の各工程での断面図である。 １．８・・・・・・シリ込ン基板、２，５，７，９．１
１・・・・・・シリコン酸化ｊＸ、 ３．６． １０・
・・・・・シリコン手続補正書（自発） ５９，１２．−７ 昭和 年 月 日 １、事件の表示 昭和５９年特 許願第１６５９４
９号２、発明の名称 半導体装置の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書筒２頁１３行目の「方法や緩衝膜として、」
を「方法や、緩衝膜として」に訂正する。 ２）明細書筒３頁２行目の「窒化膜を除去するときに、
」を削除する。 ３）８Ａ細誓書第４７行目の「数１０＋ＩＪを「数１０
ナノ」に訂正する。 ４）明細書第４頁２０行目の「１０＋１メートル」を「
１０ナノメートル」に訂正する。 ５）明細書第５頁７行目の「数＋１メートル」を「数１
０ナノメートル」に訂正する。 ６） Ｆ！Ａｌｌ書第５頁１７行目の「工冨チング」を
「エツチング」に訂正する。 ７）明細書画６頁１行目の「第１のシリコン窒化膜」を
「第１のシリコン窒化膜」に訂正する。
Claims (1)
- 半導体装置の製造工程において、シリコン基板上に緩衝
用の第１の酸化膜を介して第１の窒化膜を形成し、該第
１の窒化膜および第１の酸化膜の一部をホトエッチング
により除去し、素子間分離領域のパターニングをする第
１の工程と、前記第１の酸化膜をサイドエッチングする
第２の工程と、前記第２の工程の後、直接或いは第１の
酸化膜よりさらに薄い第２の酸化膜を成長させてから、
第２の窒化膜を形成する第３の工程と、前記第１の窒化
膜をマスクとして前記第２の窒化膜をエッチングして、
前記第１の酸化膜をサイドエッチングした領域に、前記
第２の窒化膜を選択的に残す第４の工程と、前記第４の
工程後、直接或いは表出している前記第２の酸化膜を除
去してから、前記素子間分離領域を選択的に酸化する第
５の工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594984A JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594984A JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144442A true JPS6144442A (ja) | 1986-03-04 |
Family
ID=15822074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594984A Pending JPS6144442A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6144442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62216246A (ja) * | 1986-03-17 | 1987-09-22 | Nippon Texas Instr Kk | 半導体装置の製造方法 |
| JPS63136548A (ja) * | 1986-11-27 | 1988-06-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-08-08 JP JP16594984A patent/JPS6144442A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213047A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62216246A (ja) * | 1986-03-17 | 1987-09-22 | Nippon Texas Instr Kk | 半導体装置の製造方法 |
| JPS63136548A (ja) * | 1986-11-27 | 1988-06-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0338733B2 (ja) * | 1986-11-27 | 1991-06-11 | Tokyo Shibaura Electric Co |
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