JPS62212865A - マルチプロセツサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶装置を共有するメインプロセッサと複数のスレー
ブプロセッサとを具備する装置のマルチプロセッサ制御
方式であって、メインプロセッサが障害の時、スレーブ
プロセッサからは復旧させることが出来なかったのに対
して、スレーブプロセッサ側にメインプロセッサを復旧
する情報格納機能と、メインプロセッサ復旧時に障害要
因をセーブして再立上げ（以下ｉＰＬと称する）する情
報格納機能とを付加することにより、メインプロセッサ
の障害発生時スレーブプロセッサ側から速やかな復旧処
理を施すことが可能となる。

〔産業上の利用分野〕

本発明は、主記憶装置を共有するメインプロセッサと複
数のスレーブプロセッサとを有する装置のマルチプロセ
ッサ制御方式に関する。

例えば、主記憶装置を共有するメインのマイクロプロセ
ッサと複数のスレーブのマイクロプロセッサとを有する
装置にあっては、メインプロセッサは装置全体の機能を
支障なく運用するためにより重要なプロセッサである。

従って、例えばこのようなメインプロセッサに障害が発
生した場合は、速やかに復旧処理し再ｉＰＬすると共に
、その要因を分析出来るようなデータをセーブさせるこ
とが必要となる。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
の動作を説明する図をそれぞれ示す。

第４図のブロック図は、主記憶装置３を使用して装置内
の各種処理動作をメインとなり処理するメインプロセッ
サ１と、 メインプロセッサｌと主記憶装置３を時分割的に共用し
、幾つかの処理を同時に処理可能なスレーブプロセッサ
２（０）〜２（ｎ）と、メインプロセッサ１及びスレー
ブプロセッサ２（０）〜２（ｎ）等が使用する制御プロ
グラム等の各種プログラムやデータを貯蔵している主記
憶装置３と、メインプロセッサ１又はスレーブプロセッ
サ２（０）〜２（ｎ）等にそれぞれ対応して設置されて
おり、主記憶装置３から読出したプログラムやデータを
格納するメモリ４，９と、 メインプロセッサ１から各スレーブプロセッサ２（０）
〜２（ｎ）の所定ステップから所定ステップへリセット
するためのリセット情報をセットするりセットレジスタ
５（０）〜５（ｎ）からなるリセットレジスタ部５と、 各スレーブプロセッサ２（０）〜２（ｎ）に対応するイ
ンタフェース６（０）〜６（ｎ）を介して、メインプロ
セッサｌからのコマンドやデータ等の情報信号を送出す
るためのインタフェース６（ｏ）〜６（ｎ）からなるイ
ンタフェース部６と、 メインプロセッサｌから各スレーブプロセッサ２（０）
〜２（ｎ）の所定ステップから再ｉＰＬを必要とする状
態ヘリセントするためのシステムリセット情報をセット
するシステムリセットレジスタ７（ｏ）〜７（ｎ）から
なるシステムリセットレジスタ部７と、メインプロセッ
サｌからのリセット情報とシステムリセット情報との論
理和を取り各スレーブプロセッサ２（０）〜２（ｎ）に
送出する論理和回路８とから構成されている。

上述のように構成されている装置の動作は、第５図に示
す通りである。即ち、 メインプロセッサ１は各スレーブプロセッサ２（ｉ）に
対して主記憶装置３から読出し、メモリ４に格納してい
る制御プログラムに基づいて、周期的に診断コマンドを
対応する各インタフェース６（ｉ）を介して、送出する
。（ステップ１００）メインプロセッサｌは同時に内部
のタイマ（図示してない）をスタートさせ、当該スレー
ブプロセッサ２（ｉ）から当該インタフェース６（ｉ）
を介しての応答の育無を監視し、応答が確認されると次
の診断コマンドで同様の処理を繰返す、（ステップ１０
１．１０２） 一方、当該スレーブプロセッサ２（ｉ）からの応答が確
認されない場合は、その時の状態情報や当該スレーブプ
ロセッサ２（ｉ）機番等の情報を主記憶装置３にセーブ
すると共に、当該システムリセットレジスタ７（ｉ）に
システムリセット情報をセットし、当該スレーブプロセ
ッサ２（ｉ）をシステムリセットする。（ステップ１０
３．１０４） システムリセットが終了すると、メインプロセッサ１は
制御プログラムに基づき当該スレーブプロセッサ２（ｉ
）の再ｉＰＬを行い、周期的に診断コマンドを送出する
ルーチンに戻る。（ステップ１０５〜１０７） 〔発明が解決しようとする問題点〕 上述のような従来制御方式では、メインプロセッサ１が
各スレーブプロセッサ２（ｉ）を監視して、その状況に
応じた制御を行っているが、各スレーブプロセッサ２（
ｉ）からメインプロセッサ１を監視し、その状況により
メインプロセッサ１を制御することは一般的に実施して
いない。

従って、例えばメインプロセッサ１に何らかの障害が発
生した場合、人為的な操作で復旧させているため、迅速
な復旧処理が出来ないと共にその時点の状態情報のセー
ブも行われない等の問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第４図で説明したメインプロセッサ１．スレーブプロセ
ッサ２（ｉ）　、　インタフェース部６と、スレーブプ
ロセッサ２（ｉ）側からメインプロセッサ１をシステム
リセットする情報をセットする機能と、システムリセッ
トされたメインプロセッサｌの再ｉＰＬを指示する情報
を格納する機能とを有するメイン復旧処理手段（メイン
復旧処理部）　２０と、 メイン復旧処理手段（メイン復旧処理部）　２０にセッ
トしているシステムリセット情報をメインプロセッサ１
側に送出する送出手段（送出部）３０とから構成されて
いる。

〔作用〕

メインプロセッサと主記憶装置を共用する複数のスレー
ブプロセッサ側に、メインプロセッサをシステムリセッ
トする情報を格納する機能と、システムリセット情報を
格納する時に、メインプロセッサが障害要因を主記憶装
置にセーブして再ｉＰしするための情報を格納する機能
とを付加して構成することにより、メインプロセッサ側
の障害発生時、スレーブプロセッサ側から速やかに復旧
処理を施すと共に、障害要因の把握が確実に行われる情
報を必ずセーブすることが可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における動作を説明する図をそれぞれ示
す、尚、全図を通じて同一符号は同一対象物を示す。

第２図の本実施例におけるメイン復旧処理部２０は、メ
インプロセッサ１のシステムリセット情報を格納するメ
イン復旧レジスタ２１０と、前記システムリセット情報
に基づきエラー情報を主記憶部３にセーブし、メインプ
ロセッサｌの再ｉＰＬするための情報を格納するエラ復
旧フラグ２０２とからなっている。

又、メイン復旧レジスタ２１０に格納しているシステム
リセット情報と、メインプロセッサ１側からのシステム
リセット情報をメインプロセッサ１及び各スレーブプロ
セッサ２（ｉ）側に送出する送出部３０は、論理和回路
で構成するものとする。

次に、本実施例の動作を第３図に示す動作図に基づき説
明する。尚、ステップ１０８及び１０９はスレーブプロ
セッサ２（ｉ）側の動作を示し、他のステップはメイン
プロセッサ１側の動作を示すものとする。

又、ステップ１００〜１０７の処理内容は、第５図で説
明したものと同一のため、本実施例での詳細説明を省略
する。

メインプロセッサ１側からの診断コマンドが周期的に来
てないことをスレーブプロセッサ２（ｉ）側が認識する
と、当８亥スレーフ゛プロセッサ２（ｉ）はメインプロ
セッサ１をシステムリセットする情報をメイン復旧レジ
スタ２０１にセットすると共に、エラー復旧フラグ２０
２のフラグをオンとする。（ステップ１０８．１０９） これにより、システムリセット情報が論理和回路３０を
介してメインプロセッサ１と、当該スレーブプロセッサ
２（ｉ）とに送出され、システムリセフトされる。　（
ステップ１０５） メインプロセッサ１側はシステムリセット処理時にエラ
ー復旧フラグ２０２のフラグのオンを確認すると、その
時のメモリ４の状態を主記憶装置３にセーブし、システ
ムリセット処理終了後、再ｉＰＬ処理に入る。（ステッ
プ１１０．１１１）一方、エラー復旧フラグ２０２のフ
ラグがオンでない時はシステムリセット処理終了後、直
ちに再ｉＰＬ処理に入り、再ｉＰＬ処理終了後通常ルー
チンに戻る。（ステップ１０６．１０７） 〔発明の効果〕 以上のような本発明によれば、メインプロセッサ側の障
害発生時、スレーブプロセッサ側から速やかに復旧処理
を施すと共に、障害要因の把握が確実に行われる情報を
必ずセーブすることが出来るマルチプロセッサ制御方式
を提供出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における動作を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
の動作を説明する図、 をそれぞれ示す。 図において、 １はメインプロセッサ、 ２（０）〜２（ｉ）〜２（ｎ）はスレーブプロセッサ、
３は主記憶装置、　　　４，９はメモリ、５はリセット
レジスタ部、 ５（０）〜５（ｉ）〜５（ｎ）はリセントレジスク、６
はインタフェース部、 ６（０）〜６（ｉ）〜６（ｎ）はインタフェース、７は
システムリセットレジスタ部、 ７（０）〜７（ｉ）〜７（ｎ）はシステムリセットレジ
スタ、８は論理和回路、 ２０はメイン復旧処理部、 ３０は送出部（論理和回路）、 ２０１はメイン復旧レジスタ、 ２０２はエラー復旧フラグ、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 主記憶装置（３）を共有するメインプロセッサ（１）と
   、少なくとも１つ以上のスレーブプロセッサ（２（ｉ）
   ）とを有し、前記スレーブプロセッサ（２（ｉ））に対
   して、前記メインプロセッサ（１）からそれぞれに対応
   するインタフェース部（６）を介して周期的に診断コマ
   ンドを送る装置において、 前記スレーブプロセッサ（２（ｉ））側から前記メイン
   プロセッサ（１）側をシステムリセットする情報をセッ
   トする機能と、システムリセットされた前記メインプロ
   セッサ（１）の再立上げを指示する情報を格納する機能
   とを有するメイン復旧処理手段（２０）と、 前記メイン復旧処理手段（２０）にセットしている該シ
   ステムリセット情報を前記メインプロセッサ（１）に送
   出する送出手段（３０）とを設け、前記メインプロセッ
   サ（１）からの該診断コマンドが周期内に前記スレーブ
   プロセッサ（２（ｉ））側にて確認出来ない場合、当該
   スレーブプロセッサ（２（ｉ））は前記メインプロセッ
   サ（１）の障害と判断し、前記メイン復旧処理手段（２
   ０）に該システムリセット情報と、前記メインプロセッ
   サ（１）の再立上げを指示する情報をセットし、 該システムリセット情報にて前記メインプロセッサ（１
   ）がシステムリセットされると、前記メインプロセッサ
   （１）は障害内容をセーブすると共に該指示情報で再立
   上げを行うことを特徴とするマルチプロセッサ制御方式
   。